Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2016. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2016-08-08T16:45:48Z No. of bitstreams: 1 2016_ValeryNoblRozentall.pdf: 11518777 bytes, checksum: 46f3ec0f646365f9cd1903da9a5cf1cd (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2016-12-19T13:16:57Z (GMT) No. of bitstreams: 1 2016_ValeryNoblRozentall.pdf: 11518777 bytes, checksum: 46f3ec0f646365f9cd1903da9a5cf1cd (MD5) / Made available in DSpace on 2016-12-19T13:16:57Z (GMT). No. of bitstreams: 1 2016_ValeryNoblRozentall.pdf: 11518777 bytes, checksum: 46f3ec0f646365f9cd1903da9a5cf1cd (MD5) / Grande parte de pesquisa em comunicações ópticas visa melhorar a e ciência de rede, otimizando o uso de banda e reduzindo consumo de potência. Os paradigmas emergentes, tais como a grade de frequências flexível métodos so sticados de chaveamento óptico e desfragmentação espectral, atribuem propriedades adaptativas para redes futuras, permitindo seu auto-ajuste às condições de transmissão e tráfego variáveis. De fato, as estatísticas de tráfego agregado em pontos de troca de tráfego da Internet exibem fortes flutuações ao decorrer do dia, sendo o valor médio em torno de 70%, e valor míniimo em torno de 20% do valor pico. No entanto, os sistemas ópticos atuais operam o seu lado linha na taxa nominal, o que leva a um elevado consumo de potência, desperdício de recursos espectrais, e saturação prematura de redes. No intuito de suportar as características de redes extáveis pela camada física, os transceptores ópticos de próxima geração devem ser capazes de ajustar suas taxas de transmissão e ocupação espectral de acordo com as demandas de tráfego variáveis. No entanto, um chaveamento convencional de taxa de transmissão requer interrupção de serviço, altamente indeseável na perspectiva das operadoras. Neste escopo, as principais contribuições dessa tese são dois métodos de chaveamento online sem impacto (hitless) da taxa de transmissão, que permitem reduzir o consumo de potência associado ao processamento digital de sinais durante períodos de baixo tráfego. O primeiro método foi desenvolvido para transceptores, cujos moduladores são alimentados por sinais binários combinados eletronicamente, e atende, principalmente, a cenários de alocação estática de banda. Aqui, a redução de taxa é realizada por meio de repetição de símbolos transmitidos, e o bloco equalizador convencional do receptor é substituído por uma estrutura multi-ramo, em que cada ramo da estrutura opera em uma taxa específica. A perda de sincronização durante chaveamento é evitada utilizando a saída do ramo ativo como sequência de treinamento para o ramo destino. O método pode, adicionalmente, atender à alocação dinâmica de banda, contanto que exista um mecanismo de cooperação entre transceptores ópticos e multiplexadores de inserção -extração ópticos reconfiguráveis. Neste caso, o ajuste espectral do sinal pode ser obtido por meio de uma filtragem óptica pelas chaves seletoras de frequência que suportam operação em grade flexível. O segundo método foi desenvolvido para transceptores com módulos de processamento digital de sinais no lado transmissor. O chaveamento de taxa é obtido por meio de aumento e redução de número de amostras por símbolo transmitido, mantendo a taxa de conversão digital-analógica. Neste caso, uma mudança de taxa de símbolo implica, também, em um ajuste correspondente da banda do sinal. Assim, o método pode suportar propriedades de alocação dinâmica de banda das redes elásticas. Nós demonstramos que, se o chaveamento de taxa e banda do sinal e realizado em passos intermediários suficientemente pequenos, o equalizador dinâmico do lado receptor consegue acompanhar as mudanças do sinal, mantendo a sincronização do sistema. O primeiro método foi validado em um arranjo experimental com transmissão a 100 Gb/s de um sinal modulado por chaveamento de fase e quadratura multiplexado em polarização, e processamento digital de sinais o ine. Ademais, realizamos simulações computacionais extensas, incluindo formatos de modulação por chaveamento de fase e quadratura e modulação de amplitude em quadratura de ordem 16, e investigamos o desempenho do método para sinais não-retorna-a-zero e retorna-a-zero, gerados no domínio óptico, e sinais Nyquist, gerados digitalmente. Os transientes de erros, que aparecem durante chaveamento para taxas mais altas, são evitados usando sequências de treinamento do equalizador su cientemente longas (acima de 40.000 símbolos). O método mostrou-se robusto contra a dispersão dos modos de polarização e ruído de fase dentro de especicacões aceitáveis. A principal vantagem deste método é que ele permite reduzir o consumo de potência associado ao processamento digital de sinais para compensação da dispersão cromática. Os resultados mostraram que uma redução pela metade da taxa de símbolos produz uma redução de em torno de 55% na complexidade computacional, devido à elevada duração de símbolo e aprimoramento da qualidade de sinal. Uma redução adicional de taxa para um quarto da taxa nominal permite desligar o equalizador da dispersão cromática, exceto em caso de pulsos Nyquist, em que o ganho em complexidade está em torno de 80%. O segundo método também foi validado em um arranjo experimental com transmissão a 100 Gb/s de um sinal modulado por chaveamento de fase e quadratura multiplexado em polarização e processamento digital de sinais o ine, utilizando um conjunto para desenvolvimento do conversor analógico-digital. Ao contrário da proposta anterior, este m etodo suporta alta granularidade com apenas um aumento marginal de complexidade computacional. Os resultados experimentais de redução e aumento de taxa em dez passos discretos não apresentaram transientes de erros, garantindo transmissão ininterrupta. O método pode ser usado para reduzir o consumo de potência devido à redução de vazão de dados após a interpolação do lado receptor. Adicionalmente, o consumo pode ser altamente reduzido em sistemas que suportam múlltiplos esquemas de correção de erros, aproveitando o aprimoramento da qualidade do sinal devido à redução de taxa de símbolos. Assim, um código corretor de erros complexo do tipo soft-decision, usado na taxa de transmissão nominal, pode ser substituído por um código do tipo hard-decision, com complexidade computacional reduzida. _________________________________________________________________________________________________ ABSTRACT / Much of the latest research in optical communications is directed towards increasing network e ciency, optimizing bandwidth usage and reducing power consumption. Emerging paradigms, such as exible frequency grid, sophisticated optical switching methods and spectral defragmentation, attribute adaptive properties to future networks, enabling them to adjust to the changing transmission and tra c conditions. To support these features, next-generation optical transponders must be capable of adjusting their transmission rate and bandwidth occupation according to the time-varying tra c demands. However, conventional rate-switching requires service interruption, which is highly undesirable from the operators' standpoint. Our contributions in the proposed thesis consist of two methods for hitless online rate switching that allow to reduce power consumption, associated with digital signal processing, during low tra c periods. The rst method is designed for transponders with binary-signal-driven transmit-side modulators, and targets primarily static bandwidth allocation scenarios. Here, rate reduction is achieved by symbol repetition, and a conventional receive-side equalizer block is replaced by a multi-branch structure, where each branch operates at a speci c transmission rate. Synchronization loss is avoided by using the output of the active branch as a training sequence for the target-rate branch. The method can also support dynamic bandwidth allocation, provided there is a cooperation mechanism between the optical transponders and the recon gurable add-drop multiplexers. Here, signal spectral adjustment can be obtained via optical ltering by ex-grid-enabled wavelength-selective switching. The second method targets transponders with transmit-side digital signal processing. Rate changing is achieved by increasing/reducing the number of samples per transmitted symbol, while maintaining a xed digital-to-analog conversion rate. Changing the symbol rate also implies in corresponding signal bandwidth adjustment, so that the method can support dynamic bandwidth allocation features of the next-generations elastic optical networks. We show that if the rate and bandwidth switching is performed in su ciently small discrete intermediate steps, the receive-side dynamic equalizer successfully tracks signal changes, maintaining system synchronism.

A redução no consumo de potência em circuitos eletrônicos tem se tornado um dos requisitos mais importantes em projetos, especialmente com o recente aumento no número e na variedade de dispositivos móveis ou operados à bateria. Em tais dispositivos, o gerenciamento eficiente de energia é, muitas vezes, considerado mais importante que sua capacidade de processamento. Unidades lógico-aritméticas (ULAs) são componentes fundamentais em processadores, sendo responsáveis por executar as instruções que envolvem processamento numérico ou lógico. Normalmente, a ULA é o componente de maior consumo em um processador, o que a torna alvo de diversos estudos sobre técnicas para redução de consumo. Este trabalho apresenta um resumo sobre consumo de potência em circuitos digitais CMOS e as principais técnicas para sua redução, assim como os fundamentos para o projeto de ULAs, incluindo um estudo sobre algumas topologias para construção de somadores, deslocadores e multiplicadores e uma visão geral sobre a implementação de operações com números de ponto-flutuante e sobre a organização interna da ULA. É realizado o projeto de uma ULA de números inteiros de 16 bits em uma tecnologia CMOS de 0,35 \'mü\'m com aplicação de algumas das técnicas de redução de consumo apresentadas, que opera a uma frequência máxima de 212 MHz em tensão de alimentação de 3,3 V, consumindo, em média, 57 \'mü\'W e ocupando uma área de 0,121 \'MM POT.2\'. Este projeto é, ainda, comparado a uma ULA de referência, projetada na mesma tecnologia e com mesmas características funcionais, mas sem a utilização de quaisquer técnicas de redução de consumo. / The power consumption reduction in electronic circuits has turned one of the most important design requirements, especially with the recent increase of the number and variety of mobile or battery operated devices. In such devices, the efficient energy management is, many times, considered more important than its processing capability. Logic and arithmetic units (ALUs) are fundamental components in processors, being responsible for executing the instructions involving logic and numeric processing. Usually, the ALU is the most power consuming component in a processor, which makes it the target of several studies about power reduction techniques. This work presents a brief about power consumption in CMOS digital circuits and the major techniques for its reduction as well the fundamentals of ALU design, including a study about some topologies for adders, shifters and multipliers and a general view about floating-point number operations and about ALUs internal organization. It is realized the design of a 16-bit integer ALU in a 0,35 \'mü\'m CMOS technology with the application of some presented power reduction techniques that operates on a maximum frequency of 212 MHz on 3,3 V supply voltage, consuming, on average, 57 \'mü\'W and occupying an area of 0,121 \'MM POT.2\'. This design is also compared to a reference ALU, designed on the same technology and with same functional characteristics, but without using any power reduction techniques.

A redução no consumo de potência em circuitos eletrônicos tem se tornado um dos requisitos mais importantes em projetos, especialmente com o recente aumento no número e na variedade de dispositivos móveis ou operados à bateria. Em tais dispositivos, o gerenciamento eficiente de energia é, muitas vezes, considerado mais importante que sua capacidade de processamento. Unidades lógico-aritméticas (ULAs) são componentes fundamentais em processadores, sendo responsáveis por executar as instruções que envolvem processamento numérico ou lógico. Normalmente, a ULA é o componente de maior consumo em um processador, o que a torna alvo de diversos estudos sobre técnicas para redução de consumo. Este trabalho apresenta um resumo sobre consumo de potência em circuitos digitais CMOS e as principais técnicas para sua redução, assim como os fundamentos para o projeto de ULAs, incluindo um estudo sobre algumas topologias para construção de somadores, deslocadores e multiplicadores e uma visão geral sobre a implementação de operações com números de ponto-flutuante e sobre a organização interna da ULA. É realizado o projeto de uma ULA de números inteiros de 16 bits em uma tecnologia CMOS de 0,35 \'mü\'m com aplicação de algumas das técnicas de redução de consumo apresentadas, que opera a uma frequência máxima de 212 MHz em tensão de alimentação de 3,3 V, consumindo, em média, 57 \'mü\'W e ocupando uma área de 0,121 \'MM POT.2\'. Este projeto é, ainda, comparado a uma ULA de referência, projetada na mesma tecnologia e com mesmas características funcionais, mas sem a utilização de quaisquer técnicas de redução de consumo. / The power consumption reduction in electronic circuits has turned one of the most important design requirements, especially with the recent increase of the number and variety of mobile or battery operated devices. In such devices, the efficient energy management is, many times, considered more important than its processing capability. Logic and arithmetic units (ALUs) are fundamental components in processors, being responsible for executing the instructions involving logic and numeric processing. Usually, the ALU is the most power consuming component in a processor, which makes it the target of several studies about power reduction techniques. This work presents a brief about power consumption in CMOS digital circuits and the major techniques for its reduction as well the fundamentals of ALU design, including a study about some topologies for adders, shifters and multipliers and a general view about floating-point number operations and about ALUs internal organization. It is realized the design of a 16-bit integer ALU in a 0,35 \'mü\'m CMOS technology with the application of some presented power reduction techniques that operates on a maximum frequency of 212 MHz on 3,3 V supply voltage, consuming, on average, 57 \'mü\'W and occupying an area of 0,121 \'MM POT.2\'. This design is also compared to a reference ALU, designed on the same technology and with same functional characteristics, but without using any power reduction techniques.

Nesta dissertação os conceitos e técnicas relacionadas com a automação e otimização do projeto de um oscilador controlável por tensão para aplicações de rádio frequência são apresentados. O problema de projeto do oscilador foi formulado como um problema de otimização matemática conhecido como programação geométrica. Uma abordagem à aplicação da programação geométrica no projeto de um circuito simples foi feita primeiro. Dessa forma, as vantagens e limitações da metodologia são identificadas e propostas para lidar com esses problemas são revisados. Com uma idéia clara da metodologia, o problema de projeto do oscilador como um programa geométrico é apresentado. Um requerimento importante da aplicação de programação geométrica no projeto de circuitos é a necessidade de contar com modelos dos dispositivos que sejam compatíveis com a forma matemática do problema de otimização. Nesse sentido, neste trabalho se mostra como foram obtidos esses modelos para parâmetros do transistor e de um indutor quadrado simétrico onchip. Finalmente, aplicou-se a metodologia no projeto de um VCO na banda ISM 2.4GHz numa tecnologia CMOS 0.35um padrão de 4 metais, simulações do circuito mostraram uma figura de mérito de 180dBc/Hz com o ruído de fase de -130dBc/Hz a 3MHz de offset da portadora. Finalmente, o layout do protótipo de um VCO foi feito e fabricado. Testes experimentais foram desenvolvidos. Os resultados obtidos mostraram boa correlação com as simulações póslayout do circuito. / In this work the concepts and techniques related to the optimization and automation of the design of a controlled voltage oscillator intended for radio frequency applications are presented. The design problem of the oscillator was cast as a mathematical optimization problem known as geometric programming. As a first approach, the application of geometric programming in the design of a simple circuits was done. Thus, the advantages and limitations of the methodology were first reviewed and strategies to overcome theses problems were also presented. With a better understanding of the methodology, the formulation of the oscillator as a geometric program was presented. One of the most important requirements in the application of geometric programming in circuit design is the needed of device models suitable with the mathematical form of a geometric program. Thus, in this work the techniques used to obtain theses models for transistor and inductor parameters were presented. Using the proposed methodology, a VCO for the 2.4GHz ISM frequency band was designed in a standard 4 metals 0.35um CMOS technology. From simulations results, the VCO achieved a figure of merit of 180 dBc/Hz with a phase noise of -130dBc/Hz at 3MHz of offset frequency. A prototype of a VCO was fabricated and experimental tests were developed. From the obtained results good agreement with post layout simulations were observed.

Nesta dissertação os conceitos e técnicas relacionadas com a automação e otimização do projeto de um oscilador controlável por tensão para aplicações de rádio frequência são apresentados. O problema de projeto do oscilador foi formulado como um problema de otimização matemática conhecido como programação geométrica. Uma abordagem à aplicação da programação geométrica no projeto de um circuito simples foi feita primeiro. Dessa forma, as vantagens e limitações da metodologia são identificadas e propostas para lidar com esses problemas são revisados. Com uma idéia clara da metodologia, o problema de projeto do oscilador como um programa geométrico é apresentado. Um requerimento importante da aplicação de programação geométrica no projeto de circuitos é a necessidade de contar com modelos dos dispositivos que sejam compatíveis com a forma matemática do problema de otimização. Nesse sentido, neste trabalho se mostra como foram obtidos esses modelos para parâmetros do transistor e de um indutor quadrado simétrico onchip. Finalmente, aplicou-se a metodologia no projeto de um VCO na banda ISM 2.4GHz numa tecnologia CMOS 0.35um padrão de 4 metais, simulações do circuito mostraram uma figura de mérito de 180dBc/Hz com o ruído de fase de -130dBc/Hz a 3MHz de offset da portadora. Finalmente, o layout do protótipo de um VCO foi feito e fabricado. Testes experimentais foram desenvolvidos. Os resultados obtidos mostraram boa correlação com as simulações póslayout do circuito. / In this work the concepts and techniques related to the optimization and automation of the design of a controlled voltage oscillator intended for radio frequency applications are presented. The design problem of the oscillator was cast as a mathematical optimization problem known as geometric programming. As a first approach, the application of geometric programming in the design of a simple circuits was done. Thus, the advantages and limitations of the methodology were first reviewed and strategies to overcome theses problems were also presented. With a better understanding of the methodology, the formulation of the oscillator as a geometric program was presented. One of the most important requirements in the application of geometric programming in circuit design is the needed of device models suitable with the mathematical form of a geometric program. Thus, in this work the techniques used to obtain theses models for transistor and inductor parameters were presented. Using the proposed methodology, a VCO for the 2.4GHz ISM frequency band was designed in a standard 4 metals 0.35um CMOS technology. From simulations results, the VCO achieved a figure of merit of 180 dBc/Hz with a phase noise of -130dBc/Hz at 3MHz of offset frequency. A prototype of a VCO was fabricated and experimental tests were developed. From the obtained results good agreement with post layout simulations were observed.

Conselho Nacional de Desenvolvimento Científico e Tecnológico / This work presents the prototyping and analysis of new multiplier architectures under the physical level of abstraction. Circuits recently presented in the academic community are analyzed and compared against the state of the art. The new architectures operate on signed multiplication and maintain the pure form of an array multiplier. These architectures are extended for radix-2m encoding, where m is the number of the bits, which leads to a reduction of the number of partial lines. The proposed approach significantly improves the state of the art, enabling gains in performance and power consumption. Such aspects are attractive for the implementations of the new multipliers in the physical level. For the most of the systems, functionality tests are used in order to verify if a circuit is functionally equivalent to a given specification. These types of tests have to be the first part of the development of the circuit. Thus, we have developed in this work a flow of the circuit analysis. This flow covers since the functional tests, passing through the stages of physical synthesis in transistors level and FPGA, until the prototyping in Silicon of the architectures. In this work, we have used the same test vectors in all the stages of the project which involves, since the verification of the logical functionality until the extraction of the power consumption in physical level. / Este trabalho apresenta a prototipação e análise de novas arquiteturas de circuitos multiplicadores digitais sob o ponto de vista físico. São analisados circuitos recentemente apresentados no meio científico e comparados com o estado da arte. As novas arquiteturas efetuam operações de multiplicação com sinal e mantêm a mesma regularidade de um multiplicador array convencional. As arquiteturas podem operar com números na base 2m, onde m é o número de bits, o que permite a redução do número de linhas de produtos parciais, tendo-se desta forma, ganhos significativos em desempenho e redução do consumo de potência. Tais características, tornam-se um fator atrativo para as implementações dos circuitos multiplicadores no nível físico. Para a maioria dos sistemas, testes de funcionalidade envolvem a necessidade de provar que o circuito é funcionalmente equivalente a uma determinada especificação. Estes devem ser usualmente os primeiros testes que um projetista deve construir como parte do processo de desenvolvimento do circuito. Desta forma, também faz parte deste trabalho o desenvolvimento de um fluxo de análise dos circuitos. Este fluxo deve percorrer desde os testes funcionais, passando por etapas de síntese física em nível de transistores e em FPGA, até a prototipação em Silício das arquiteturas. Neste trabalho, as arquiteturas de multiplicadores foram submetidas aos mesmos vetores de teste em todas as etapas de projeto, que envolvem desde a verificação da funcionalidade lógica, até a extração do consumo de potência no nível físico.

Conselho Nacional de Desenvolvimento Científico e Tecnológico / This dissertation presents a methodology of capacitance estimation and power consumption in CMOS circuits combinational constituted basically of complex logic gates at logic level. The main objective in the development of this method is to provide a fast estimate of the power consumption of circuits at the logical design gates. Of this form, the considered method allows to the application of techniques to the reduction of power consumption or the alteration of the design before being prototyped. The consumed dynamic power in complex logic gates depends on the following factors: switching activity of each circuit node, voltage of supplies, parasite capacitance and clock frequency. With the exception of the parasite capacitance, all other parameters are easily determined. The analysis proposed in this dissertation, treats estimative of the dynamic power consumption of complex logic gates, through the estimate of the parasite capacitance CMOS devices. The model considered here concentrates all internal capacitances on the external gate nodes depending on the combinations of the input signals. The resulting capacitance in an only external node of an input of the gate is resulted of the transitions of inputs of the too much nodes on the node that if wants to determine. The results obtained in this work, regarding the estimate of power consumption of the complex logic gates, had been considered satisfactory, once they had presented a maximum error of 10% when compared with to the electric simulation result preformed with ELDO. Moreover, the method supplies significant reduction in the simulation time of the circuits, being able esteem the power consumption of a circuit up to 200 times faster than gotten to the simulated electric level with ELDO tool. / Este trabalho apresenta uma metodologia de estimativa de capacitâncias e de consumo de potência de circuitos CMOS constituídos basicamente por portas lógicas complexas no nível lógico. O principal objetivo no desenvolvimento deste método é fazer uma rápida previsão do consumo de potência de circuitos ainda na fase de projeto lógico composto de portas complexas. Desta forma, o método proposto permite a aplicação de técnicas de redução de consumo de potência ou a alteração de todo o projeto antes de ser prototipado. A potência dinâmica consumida em portas lógicas complexas depende dos seguintes fatores: atividade de comutação de cada nó do circuito, tensão de alimentação, freqüência de operação e da capacitância parasita. Com a exceção da capacitância parasita, todos os demais parâmetros são facilmente determinados. A análise proposta nesta dissertação, trata da aproximação (cálculo aproximado) do consumo de potência dinâmica de portas lógicas complexas, através da estimativa da capacitância parasita dos dispositivos CMOS. O modelo aqui proposto concentra as capacitâncias nos nós externos das portas, que variam em função das combinações dos sinais de entrada. A capacitância resultante, representada em um único nó externo da entrada da porta analisada, é resultado das transições dos sinais das demais entradas que agem sobre o nó que se quer determinar. Os resultados obtidos neste trabalho a respeito da estimativa de consumo potência das portas lógicas complexas foram considerados satisfatórios, pois apresentaram um erro máximo de 10% quando comparados às simulações elétricas pelo uso da ferramenta ELDO. Além disso, o método fornece significante redução no tempo de simulação dos circuitos, podendo estimar o consumo de potência de um circuito até 200 vezes mais rápido que obtido ao nível elétrico simulado com a ferramenta ELDO.

Submitted by Luciana Sebin (lusebin@ufscar.br) on 2016-09-14T18:52:44Z No. of bitstreams: 1 TeseLJC.pdf: 3758058 bytes, checksum: 4551fb3e08abee5796d1f863288fd5ae (MD5) / Approved for entry into archive by Marina Freitas (marinapf@ufscar.br) on 2016-09-15T14:23:21Z (GMT) No. of bitstreams: 1 TeseLJC.pdf: 3758058 bytes, checksum: 4551fb3e08abee5796d1f863288fd5ae (MD5) / Approved for entry into archive by Marina Freitas (marinapf@ufscar.br) on 2016-09-15T14:23:30Z (GMT) No. of bitstreams: 1 TeseLJC.pdf: 3758058 bytes, checksum: 4551fb3e08abee5796d1f863288fd5ae (MD5) / Made available in DSpace on 2016-09-15T14:23:43Z (GMT). No. of bitstreams: 1 TeseLJC.pdf: 3758058 bytes, checksum: 4551fb3e08abee5796d1f863288fd5ae (MD5) Previous issue date: 2016-02-04 / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Fundação de Amparo à Pesquisa do Estado de São Paulo (FAPESP) / In this work it was evaluated, firstly, the performance of four impellers configurations in the enzymatic hydrolysis of sugarcane bagasse. The configurations evaluated were: (1): Rushton turbine - Rushton turbine; (2): Elephant ear down-pumping and Rushton turbine; (3): Rushton turbine and Elephant ear up-pumping; (4): Elephant ear downpumping and Elephant ear up-pumping. The choice of the best impeller configuration was based in mixing efficiency, characterized by the mixing time. The configurations were also evaluated considering the conversion of cellulose to glucose, power consumption as well as the rheological behavior during hydrolysis. The hydrolysis experiments were carried out in batch stirred tank reactor (3 L) using 10% w/v of solids (pH 4.8; 50°C; 470 rpm), 10 FPU· g-1 biomassa for 96 h. The configuration (4) showed the lowest mixing time and energy efficiency values (ratio of conversion of cellulose to glucose and total energy consumption) of 78.9%·MJ-1. Further, to get a high concentration of glucose associated with low power consumption, it was investigated two operating modes: batch and fed-batch. The strategies evaluated were: E1 [20%]; E2 [10(E)+5+5%]; E3 [5(E)+5+5+5%]; E4 [5(E)+5+5+5%], and E5 5(E)+5(E)+5(E)+5(E)%]. The best energy efficiency was obtained for the E5 strategy in which substrate and enzyme were added simultaneously (0.35 kgglicose·kWh-1). This value was 52% higher than that obtained in the single batch operation (E1). In continuation of the work were carried out enzymatic hydrolysis of exploded and hydrothermal bagasse and cane straw submitted to hydrothermal pretreatment. The experiments were carried out under the conditions: solids loading of 10 (w/v), pH 4.8; 50 ° C; 470 rpm and 10 FPU·g-1 biomass for 96 h. The efficiency obtained in the enzymatic hydrolysis of steam explosion sugarcane bagasse proved to be 41 and 46% higher than the hydrolysis of hydrothermally pretreated sugarcane straw and bagasse, respectively. Finally, a scale-up protocol with a scale factor equal to 1000 was proposed. It was analyzed the maintenance of two parameters on larger scale: the constancy of the mixing time (tm) and the constancy of the power consumption per unit volume (P/V). In turn, maintenance P/V parameter constant, the mixing time and the new scale power consumption (3000L) were approximately 4 and 1000 times higher, respectively, than those values obtained in the smaller scale (3L). / Neste trabalho avaliou-se, primeiramente, o desempenho de quatro configurações de impelidores na hidrólise enzimática do bagaço explodido de cana-de-açúcar. As configurações avaliadas foram: (1): turbina Rushton – turbina Rushton; (2): Elephant ear down-pumping e turbina Rushton; (3): turbina Rushton e Elephant ear up-pumping; (4): Elephant ear down-pumping e Elephant ear up-pumping. A escolha da melhor configuração de impelidores foi baseada na eficiência de mistura, caracterizada pelo tempo de mistura. As configurações também foram avaliadas considerando a conversão de celulose em glicose, o consumo de potência, bem como o comportamento reológico durante a hidrólise. Os experimentos de hidrólise em batelada foram realizados em reator tipo tanque agitado (3 L) utilizando 10% m/v de sólidos (pH 4,8; 50°C; 470 rpm), 10 FPU·g-1 biomassa por 96 h. A configuração (4) apresentou os menores valores de tempo de mistura e uma eficiência energética de 78,9 %·MJ-1. Com o intuito de obter-se alta concentração de glicose associada a um baixo consumo de potência, investigou-se dois modos de operação: batelada e batelada alimentada. As estratégias avaliadas foram: E1 [20%]; E2 [10(E)+5+5%]; E3 [5(E)+5+5+5%]; E4 [5(E)+5+5+5%] e E5 [5(E)+5(E)+5(E)+5(E)%]. Os melhores resultados foi obtido na estratégia E5, obtendo uma eficiência energética de 0,35 kgglicose∙kWh-1. Este valor foi 52% maior do que o obtido na operação em batelada simples (E1). Na continuação do trabalho, foi realizada a hidrólise enzimática do bagaço explodido e hidrotérmico e a palha de cana submetida ao pré-tratamento hidrotérmico. Os experimentos foram realizados em um reator de 3 L nas seguintes condições: carga de sólidos de 10% m/v (pH 4,8; 50°C, 470rpm ) e 10 FPU·g-1 biomassa por 96 h. A eficiência energética obtida na hidrólise do bagaço explodido mostrou-se 41 e 46 % superior aos pré-tratados de bagaço e palha hidrotermicamente, respectivamente. Finalmente, foi proposto um protocolo de aumento de escala com um fator de escala igual a 1000. Analisou a manutenção de dois parâmetros na escala maior: tempo de mistura (tm) e do consumo de potência por unidade de volume (P/V). Com a manutenção do parâmetro P/V constante, o tempo de mistura e consumo de potência da nova escala (3000L) foram aproximadamente 4 e 1000 vezes maiores, respectivamente, do que o obtido na escala menor escala (3L). / FAPESP: 2011/23807-1

Submitted by Luciana Sebin (lusebin@ufscar.br) on 2016-09-30T12:00:09Z No. of bitstreams: 1 DissMMB.pdf: 2553777 bytes, checksum: 21e951a2087a84913403141b819234c7 (MD5) / Approved for entry into archive by Marina Freitas (marinapf@ufscar.br) on 2016-10-20T13:44:47Z (GMT) No. of bitstreams: 1 DissMMB.pdf: 2553777 bytes, checksum: 21e951a2087a84913403141b819234c7 (MD5) / Approved for entry into archive by Marina Freitas (marinapf@ufscar.br) on 2016-10-20T13:44:55Z (GMT) No. of bitstreams: 1 DissMMB.pdf: 2553777 bytes, checksum: 21e951a2087a84913403141b819234c7 (MD5) / Made available in DSpace on 2016-10-20T13:45:03Z (GMT). No. of bitstreams: 1 DissMMB.pdf: 2553777 bytes, checksum: 21e951a2087a84913403141b819234c7 (MD5) Previous issue date: 2016-02-26 / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / The type and operational conditions of a bioreactor chosen during the production phase of a product of interest affect not only the morphology and growth of filamentous microorganisms but also the product itself. Still the most common process to produce bioproducts is submerged cultures in conventional stirred and aerated bioreactors, with impeller of type six flat-blade turbine, or Rushton turbine (RT), which promotes good mixing and suitable oxygen transfer, but its power consumption is high and it causes high shear rate to the broth creating a hostile environment to the microorganisms. Alternatively, an impeller of the type “Elephant Ear” (EE) is shown in the literature as a “low shear” impeller, more suitable for the cultivation of shear sensitive microorganisms. This impeller creates a mixed flow (axial and radial) of broth with down flow (EEDP) or up (EEUP) depending on its geometry. This study aimed to evaluate the best association of impellers for filamentous fungi cultures in a conventional bioreactor. Initially the volumetric coefficient of oxygen transfer (kLa) and the power consumption of seven different association of impellers were evaluated. The results obtained the factorial design methodology showed that the associations EEDP-EEUP, RT-EEDP, and EEDP-RT, showed the best results regarding the oxygen transfer and the power consumption, being up to 87% more efficient than the standard RT-RT association. Two of the better performing association and the traditional (RT-RT) were selected to be evaluated regarding the shearing, by using empirical equations and the size of the eddies, evaluated by the Kolmogorov microscale. The association that showed higher values on the Kolmogorov scale and least shearing was EEDPEEUP, with shearing up to 60% lower than the RT-RT association. In the last step the effects of shear on the morphology of the fungi Aspergillus niger was evaluated. Short-term cultures (4h) were cultivated so that the cellular growth would not harm the analysis. The results showed that on the culture that used the EEDP-EEUP association the morphological form of cell clumps predominated, while on the culture that used the RT-RT association the morphological form of branched hyphae predominated, suggesting that the RT-RT association causes more shearing and can cause irreversible damage to the fungal cells. / O crescimento celular e a morfologia de microrganismos filamentosos, bem como o produto de interesse são afetados pelo modelo de biorreator e pelas condições de operação adotadas durante a etapa de produção. O processo mais adotado industrialmente para produção de bioprodutos ainda são os cultivos submersos em biorreatores convencionais tipo tanque agitado e aerado, sendo o impelidor tipo turbina de seis pás planas ou turbina de Rushton (RT) o mais utilizado por promover boa mistura e adequada transferência de oxigênio, porém seu consumo de potência é alto além de impor alto cisalhamento ao caldo gerando um ambiente hostil ao microrganismo. Alternativamente, o impelidor tipo “orelha de Elefante” ou “Elephant ear” (EE) é apresentado na literatura como um impelidor de “baixo cisalhamento” mais adequado para o cultivo dos microrganismos sensíveis ao cisalhamento. Esse impelidor promove um escoamento misto (axial e radial) do caldo com escoamento para baixo (EEDP) ou para cima (EEUP) dependendo da sua geometria. O presente trabalho teve como objetivo avaliar as melhores associações de impelidores para cultivos de fungos filamentosos em biorreator convencional. Primeiramente sete diferentes associações foram avaliadas em relação ao coeficiente volumétrico de transferência de oxigênio (kLa) e consumo de energia. Os resultados obtidos utilizando a metodologia de planejamento experimental fatorial mostraram que as configurações EEDP-EEUP, RT-EEDP e EEDP-RT foram as que apresentaram melhores resultados em relação à transferência de oxigênio e consumo de potência, com eficiência até 87% superior à associação padrão RT-RT. Foram então selecionadas duas das associações de melhor desempenho e a tradicional (RT-RT) para serem avaliadas em relação ao cisalhamento, através de equações empíricas e em relação ao tamanho dos turbilhões, avaliado pela microescala de Kolmogorov. A associação que apresentou maiores valores para microescala de Kolmogorov e menor cisalhamento foi a EEDP-EEUP, com cisalhamento até 60% inferior que a observada quando utilizada a associação RT-RT. Na última etapa verificou-se os efeitos do cisalhamento na morfologia do fungo Aspergillus niger. Foram realizados cultivos de curta duração (4 h) para evitar que o crescimento celular prejudicasse a análise. Os resultados mostraram que no cultivo utilizando o sistema EEDP-EEUP predominou a forma morfológica de aglomerados celulares (clumps), enquanto que no cultivo com impelidores Rushton (RT-RT) predominou a forma morfológica de hifas ramificadas, sugerindo um cisalhamento mais intenso provocado por este sistema de agitação, que pode acarretar danos irreversíveis às células fúngicas.

Les systèmes de communication mobiles permettent l’utilisation de l’information en environnements complexes grâce à des dispositifs portables qui ont comme principale restriction la durée de leurs batteries. Des nombreux efforts se sont focalisés sur la réduction de la consommation d’énergie des circuits électroniques de ces systèmes, une fois que le développent des technologies des batteries ne avance pas au rythme nécessaire. En outre, les systèmes RF sont généralement conçus pour fonctionner de manière fixe, spécifiés pour le pire cas du lien de communication. Toutefois, ce scénario peut se produire dans une petite partie du temps, entraînant ainsi en perte d’énergie dans le reste du temps. La recherche des circuits RF adaptatifs, pour adapter le niveau du signal d'entrée pour réduire la consommation d'énergie est donc d'un grand intérêt et de l'importance. Dans la chaîne de réception radiofréquence, l'amplificateur à faible bruit (LNA) se montre un composant essentiel, autant pour les performances de la chaîne que pour la consommation d'énergie. Au cours des dernières décennies, des techniques pour la conception de LNAs reconfigurables ont été proposées et mises en oeuvre. Cependant, la plupart d'entre elles s’applique seulement au contrôle du gain, sans exploiter Le réglage de la linéarité et du bruit envisageant l'économie d'énergie. De plus,ces circuits occupent une grande surface de silicium, ce qui entraîne un coût élevé, ou NE correspondent pas aux nouvelles technologies CMOS à faible coût. L'objectif de cette étude est de démontrer la faisabilité et les avantages de l'utilisation d'un LNA reconfigurable numériquement dans une chaîne de réception radiofréquence, du point de vue de la consommation d'énergie et de coût de fabrication. / Mobile communication systems allow exploring information in complex environments by means of portable devices, whose main restriction is battery life. Once battery development does not follow market expectations, several efforts have been made in order to reduce energy consumption of those systems. Furthermore, radio-frequency systems are generally designed to operate as fixed circuits, specified for RF link worst-case scenario. However, this scenario may occur in a small amount of time, leading to energy waste in the remaining periods. The research of adaptive radio-frequency circuits and systems, which can configure themselves in response to input signal level in order to reduce power consumption, is of interest and importance. In a RF receiver chain, Low Noise Amplifier (LNA) stand as critical elements, both on the chain performance or power consumption. In the past some techniques for reconfigurable LNA design were proposed and applied. Nevertheless, the majority of them are applied to gain control, ignoring the possibility of linearity and noise figure adjustment, in order to save power. In addition, those circuits consume great area, resulting in high production costs, or they do not scale well with CMOS. The goal of this work is demonstrate the feasibility and advantages in using a digitally controlled LNA in a receiver chain in order to save area and power. / Os sistemas de comunicação móveis permitem a exploração da informação em ambientes complexos através dos dispositivos portáteis que possuem como principal restrição a duração de suas baterias. Como o desenvolvimento da tecnologia de baterias não ocorre na velocidade esperada pelo mercado, muitos esforços se voltam à redução do consumo de energia dos circuitos eletrônicos destes sistemas. Além disso, os sistemas de radiofrequência são em geral projetados para funcionarem de forma fixa, especificados para o cenário de pior caso do link de comunicação. No entanto, este cenário pode ocorrer em uma pequena porção de tempo, resultando assim no restante do tempo em desperdício de energia. A investigação de sistemas e circuitos de radiofrequência adaptativos, que se ajustem ao nível de sinal de entrada a fim de reduzir o consumo de energia é assim de grande interesse e importância. Dentro de cadeia de recepção de radiofrequência, os Amplificadores de Baixo Ruído (LNA) se destacam como elementos críticos, tanto para o desempenho da cadeia como para o consumo de potência. No passado algumas técnicas para o projeto de LNA reconfiguráveis foram propostas e aplicadas. Contudo, a maioria delas só se aplica ao controle do ganho, deixando de explorar o ajuste da linearidade e da figura de ruído com fins de economia de energia. Além disso, estes circuitos ocupam grande área de silício, resultando em alto custo, ou então não se adaptam as novas tecnologias CMOS de baixo custo. O objetivo deste trabalho é demonstrar a viabilidade e as vantagens do uso de um LNA digitalmente configurável em uma cadeia de recepção de radiofrequência do ponto de vista de custo e consumo de potência.