Submitted by Marcele Costal de Castro (costalcastro@gmail.com) on 2017-09-11T16:58:30Z No. of bitstreams: 1 MARCOS SANTANA FARIAS M.pdf: 2706795 bytes, checksum: 414980038fa7646a1a63ad0fb8fe4fad (MD5) / Made available in DSpace on 2017-09-11T16:58:30Z (GMT). No. of bitstreams: 1 MARCOS SANTANA FARIAS M.pdf: 2706795 bytes, checksum: 414980038fa7646a1a63ad0fb8fe4fad (MD5) Previous issue date: 2012-02 / Fontes radioativas possuem radionuclídeos. Um radionuclídeo é um átomo com um núcleo instável, ou seja, um núcleo caracterizado pelo excesso de energia que está disponível para ser emitida. Neste processo, o radionuclídeos sofre o decaimento radioativo e emite raios gama e partículas subatômicas, constituindo-se na radiação ionizante. Então, a radioatividade é a emissão espontânea de energia a partir de átomos instáveis. A identificação correta de radionuclídeos pode ser crucial para o planejamento de medidas de proteção, especialmente em situações de emergência, definindo o tipo de fonte de radiação e seu perigo radiológico. Esta dissertação apresenta a aplicação do m´método de agrupamento subtrativo, implementada em hardware, para um sistema de identificação de elementos radioativos com uma resposta rápida e eficiente. Quando implementados em software, os algoritmos de agrupamento consumem muito tempo de processamento. Assim, uma implementação dedicada para hardware configurável é uma boa opção em sistemas embarcados, que requerem execução em tempo real, bem como baixo consumo de energia. A arquitetura proposta para o hardware de cálculo do agrupamento subtrativo é escalável, permitindo a inclusão de mais unidades de agrupamento subtrativo para operarem em paralelo. Isso proporciona maior flexibilidade para acelerar o processo de acordo com as restrições de tempo e de área. Os resultados mostram que o centro do agrupamento pode ser identificado com uma boa eficiência. A identificação desses pontos pode classificar os elementos radioativos presentes em uma amostra. Utilizando este hardware foi possível identificar mais do que um centro de agrupamento, o que permite reconhecer mais de um radionuclídeos em fontes radioativas. Estes resultados revelam que o hardware proposto pode ser usado para desenvolver um sistema portátil para identificação radionuclídeos. / Radioactive sources include radionuclides. A radionuclide is an atom with an unstable nucleus, i.e. a nucleus characterized by excess of energy, which is available to be imparted. In this process, the radionuclide undergoes radioactive decay and emits gamma rays and subatomic particles, constituting the ionizing radiation. So, radioactivity is the spontaneous emission of energy from unstable atoms. Correct radionuclide identification can be crucial to planning protective measures, especially in emergency situations, by defining the type of radiation source and its radiological hazard. This project introduces the application of subtractive clustering method, in a hardware implementation, for an identification system of radioactive elements that allows a rapid and efficient identification. In software implementations, clustering algorithms, usually, are demanding in terms of processing time. Thus, a custom implementation on reconfigurable hardware is a viable choice in embedded systems, so as to achieve real-time execution as well as low power consumption. The proposed architecture for the hardware of subtractive clustering is scalable, allowing for the inclusion of more of subtractive clustering unit that operate in parallel. This provides greater flexibility to accelerate the hardware with respect to the time and area requirements. The results show that the expected cluster center can be identified with efficiently. The identification of these points can classify the radioactive elements present in a sample. Using the designed hardware, it is possible to identify more than one cluster center, which would lead to the recognition of more than one radionuclide in radioactive sources. These results reveal that the proposed hardware to subtractive cluster can be used to design a portable system for radionuclides identification.

O presente trabalho é vinculado a duas áreas de grande pesquisa e enfoque na comunidade cientifica, a área de navegação de robôs móveis e a área de computação reconfigurável. Este trabalho tem como principal finalidade implementar uma técnica de mapeamento para o sistema de navegação de um robô móvel, em hardware reconfigurável, objetivando a melhora do desempenho na execução da técnica chamada mapeamento topológico, além de fornecer a capacidade de um sistema robótico poder-se auto reconfigurar em tempo real. Para que seja realizada esta tarefa, foram necessários pesquisas e estudos a estes dois assuntos, podendo ser encontrada uma explanação dos mesmos nos capítulos 3 e 4. O primeiro tema abordado foi o sistema de navegação de robôs móveis com análise inicial sobre as formas de navegação e mapeamento associadas com o estudo dos ambientes que serão realizadas as tarefas de navegação. O segundo tema abordado é sobre sistemas reconfiguráveis que tem como ênfase à construção, implementação, reconfiguração assim como os principais fabricantes. Depois de realizado todo o estudo inerente à pesquisa, anteriormente citado, é implementado um sistema de navegação de robôs móveis em um hardware reconfigurável utilizando o conjunto de ferramentas de desenvolvimento de hardwares reconfiguráveis da empresa chamada Altera.

O presente trabalho é vinculado a duas áreas de grande pesquisa e enfoque na comunidade cientifica, a área de navegação de robôs móveis e a área de computação reconfigurável. Este trabalho tem como principal finalidade implementar uma técnica de mapeamento para o sistema de navegação de um robô móvel, em hardware reconfigurável, objetivando a melhora do desempenho na execução da técnica chamada mapeamento topológico, além de fornecer a capacidade de um sistema robótico poder-se auto reconfigurar em tempo real. Para que seja realizada esta tarefa, foram necessários pesquisas e estudos a estes dois assuntos, podendo ser encontrada uma explanação dos mesmos nos capítulos 3 e 4. O primeiro tema abordado foi o sistema de navegação de robôs móveis com análise inicial sobre as formas de navegação e mapeamento associadas com o estudo dos ambientes que serão realizadas as tarefas de navegação. O segundo tema abordado é sobre sistemas reconfiguráveis que tem como ênfase à construção, implementação, reconfiguração assim como os principais fabricantes. Depois de realizado todo o estudo inerente à pesquisa, anteriormente citado, é implementado um sistema de navegação de robôs móveis em um hardware reconfigurável utilizando o conjunto de ferramentas de desenvolvimento de hardwares reconfiguráveis da empresa chamada Altera.

Made available in DSpace on 2014-06-12T15:58:53Z (GMT). No. of bitstreams: 2 arquivo4740_1.pdf: 972655 bytes, checksum: 7ae990cf1dcf9b92e93dd21944e279a3 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2003 / Este trabalho apresenta uma proposta de desenvolvimento de um Sistema Programável para Aulas práticas de Física, denominado SPAF. Esta plataforma, baseada em componentes programáveis e reconfiguráveis, propõe uma metodologia para aquisição, tratamento e apresentação de dados experimentais em aulas práticas de Física. Pesquisas têm demonstrado que o uso de Sistemas Computacionais como ferramenta, através da reprodução e/ou simulação de fenômenos, tem facilitado enormemente o aprendizado dos alunos e, assim, contribuido para o ensino de Física. No entanto, tais sistemas, na sua maioria, podem representar um alto custo de implementação, além de limitações quanto à conexão de novas interfaces. Este projeto propõe o uso de uma plataforma reconfigurável de baixo custo e o desenvolvimento de uma metodologia para execução de experimentos da Física. A arquitetura proposta é baseada na plataforma de prototipação rápida Chameleon, desenvolvida no Centro de Informática UFPE. Esta plataforma, dedicada ao desenvolvimento de projetos integrados de hardware e software, é composta de um microcontrolador, um dispositivo reconfigurável FPGA (Field Programmable Gate Array), memórias, interfaces e cores (biblioteca de componentes de software e hardware) customizados de acordo com os diferentes experimentos do usuário. Este sistema utiliza recursos de um sistema reconfigurável, baseado em componentes de hardware reconfiguráveis (FPGAs) que preenchem o espaço existente entre componentes de hardware e software, permitindo que aplicações de baixa velocidade e interfaces de alta velocidade possam ser facilmente implementadas em diferentes padrões em uma mesma plataforma. Arquiteturas reconfiguráveis têm sido desenvolvidas e aplicadas em uma série de áreas de ensino e pesquisa, além de produtos e processamento de imagens, biotecnologia e controle, entre outros. Estes dispositivos têm a capacidade de implementar novas funções de hardware, executar novas operações de forma mais eficiente que os processadores de uso geral, alterar sua arquitetura interna e de I/O (input/output), de acordo com novas necessidadessem alteração dos componentes de hardware, inclusive em tempo de execução. Assim, levando-se em conta o baixo custo de microcontroladores e da flexibilidade dos dispositivos FPGAs, torna-se possível, a partir de uma única plataforma a geração rápida de protótipos de sistemas digitais em tempo reduzido e um fácil interfaceamento com diferentes tipos de dispositivos, barramentos, etc. de acordo com o novo experimento do usuário

Made available in DSpace on 2014-06-12T15:59:36Z (GMT). No. of bitstreams: 2 arquivo5342_1.pdf: 1635663 bytes, checksum: 8b17150a09a68bf3edb4a462d481c800 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2006 / A capacidade de reconfiguração tem se tornado uma característica de grande importância em projetos de sistema digitais completos em um único circuito integrado (System-on-Chips). A demanda por sistemas cada vez mais flexíveis e com grande poder computacional vem demonstrar o crescente interesse por esta área de pesquisa. Neste contexto, a computação reconfigurável vem oferecer um compromisso entre as vantagens do hardware de funcionalidade fixa, e a flexibilidade dos processadores programáveis por software [ADR1.2]. Porém, existe uma certa necessidade por ferramentas e metodologias de projeto que dêem o suporte necessário à construção de SoCs reconfiguráveis [BEN05], cujas aplicações são de extrema complexidade. Neste sentido, o projeto ADRIATIC [ADR1.2] [ADR2.1] [ADR2.2] propõe o desenvolvimento de uma metodologia de projeto de hardware/software co-design e co-verificação, em alto nível, para aplicações Wireless reais, procurando atenuar esta deficiência. De forma similar, o trabalho de pesquisa proposto visa o desenvolvimento de uma metodologia de projeto, em alto nível, que possibilite a implementação de projetos de SoCs, com módulos dinamicamente reconfiguráveis, utilizando a linguagem de descrição de sistemas, SystemC [SYS03] [SYS02], com o objetivo de construir um modelo executável para o sistema projetado

ChipCflow é o projeto de uma ferramenta para execução de algoritmos escritos em linguagem C utilizando o modelo a fluxo de dados dinâmico em hardware com reconfiguração parcial. O objetivo principal do projeto ChipCflow é a aceleração da execução de programas por meio da execução direta em hardware, aproveitando ao máximo o paralelismo considerado natural do modelo a fluxo de dados. Em particular nesta parte do projeto, realizou-se a prova de conceito para a programação a fluxo da dados em hardware reconfigurável. O modelo de fluxo de dados utilizado foi o estático em plataforma sem reconfiguração parcial, dada a complexidade desse sistema, que faz parte de outro módulo em desenvolvimento no projeto ChipCflow / In order to convert C Language into hardware, a ChipCflow project, is a fundamental element to be used. In particular, dynamic dataflow architecture can be generated to produce a high level of parallelism to be executed into a partial reconfigurable hardware. Because of the complexity of the partial reconfigurable system, in this part of the project, a poof-of-concept was described as a program to be executed in a static reconfigurable hardware. The partial reconfiguration is a focus on another part of the ChipCflow project

ChipCflow é o projeto de uma ferramenta para execução de algoritmos escritos em linguagem C utilizando o modelo a fluxo de dados dinâmico em hardware com reconfiguração parcial. O objetivo principal do projeto ChipCflow é a aceleração da execução de programas por meio da execução direta em hardware, aproveitando ao máximo o paralelismo considerado natural do modelo a fluxo de dados. Em particular nesta parte do projeto, realizou-se a prova de conceito para a programação a fluxo da dados em hardware reconfigurável. O modelo de fluxo de dados utilizado foi o estático em plataforma sem reconfiguração parcial, dada a complexidade desse sistema, que faz parte de outro módulo em desenvolvimento no projeto ChipCflow / In order to convert C Language into hardware, a ChipCflow project, is a fundamental element to be used. In particular, dynamic dataflow architecture can be generated to produce a high level of parallelism to be executed into a partial reconfigurable hardware. Because of the complexity of the partial reconfigurable system, in this part of the project, a poof-of-concept was described as a program to be executed in a static reconfigurable hardware. The partial reconfiguration is a focus on another part of the ChipCflow project

A computação reconfigurável tem se tornado cada vez mais importante em sistemas computacionais embarcados e de alto desempenho. Ela permite níveis de desempenho próximos aos obtidos com circuitos integrados de aplicação específica (ASIC), enquanto ainda mantém flexibilidade de projeto e implementação. No entanto, para programar eficientemente os dispositivos, é necessária experiência em desenvolvimento e domínio de linguagem de descrição de hardware (HDL), tais como VHDL ou Verilog. As técnicas empregadas na compilação em alto nível (por exemplo, a partir de programas em C) ainda possuem muitos pontos em aberto a serem resolvidos antes que se possa obter resultados eficientes. Muitos esforços em se obter um mapeamento direto de algoritmos em hardware se concentram em loops, uma vez que eles representam as regiões computacionalmente mais intensivas de muitos programas. Uma técnica particularmente útil para isto é a de loop pipelining, a qual geralmente é adaptada de técnicas de software pipelining. A aplicação dessas técnicas está fortemente relacionada ao escalonamento das instruções, o que frequentemente impede o uso otimizado dos recursos presentes nos FPGAs modernos. Esta tese descreve uma abordagem alternativa para o mapeamento direto de loops descritos em uma linguagem de alto nível para FPGAs. Diferentemente de outras abordagens, esta técnica não é proveniente das técnicas de software pipelining. Nas arquiteturas obtidas o controle das operações é distribuído, tornando desnecessária uma máquina de estados finitos para controlar a ordem das operações, o que permitiu a obtenção de implementações eficientes. A especificação de um bloco de hardware é feita por meio de uma linguagem de domínio específico (LALP), especialmente concebida para suportar a aplicação das técnicas. Embora a sintaxe da linguagem lembre C, ela contém certas construções que permitem intervenções do programador para garantir ou relaxar dependências de dados, conforme necessário, e assim otimizar o desempenho do hardware gerado / Reconfigurable computing is becoming increasingly important in embedded and high-performance computing systems. It allows performance levels close to the ones obtained with Application-Specific Integrated circuits (ASIC), while still keeping design and implementation flexibility. However, to efficiently program devices, one needs the expertise of hardware developers in order master hardware description languages (HDL) such as VHDL or Verilog. Attempts to furnish a high-level compilation flow (e.g., from C programs) still have to address open issues before broader efficient results can be obtained. Many efforts trying to achieve a direct of algorithms into hardware concentrate on loops since they represent the most computationally intensive regions of many application codes. A particularly useful technique for this purpose is loop pipelining, which is usually adapted from software pipelining techniques. The application of this technique is strongly related to instruction scheduling, whic often prevents an optimized use of the resources present in modern FPGAs. This thesis decribes an alternative approach to direct mapping loops described in high-level labguages onto FPGAs. Different from oyher approaches, this technique does not inherit from software pipelining techniques. The control is distributed over operations, thus a finite state machine is not necessary to control the order of operations, allowing efficient harware implementations. The specification of a hardware block is done by means of LALP, a domain specific language specially designed to help the application of the techniques. While the language syntax resembles C, it contains certain constructs that allow programmer interventions to enforce or relax data dependences as needed, and so optimize the performance of the generated hardware

Como avanço dos paradigmas de desenvolvimento de sistemas eletrônicos, novos conceitos, modelos e técnicas resultaram dessa evolução, gerando ferramentas mais eficientes e objetivas. Entre estas, as de automação de projetos eletrônicos (EDA - Electronic Design Automation) em nível de sistema (ESL - Electronic System Level) trouxeram um incremento considerável de produtividade à confecção de sistemas eletrônicos, inclusive de sistemas embarcados. Já no que se refere ao desempenho do sistema elaborado, monitorar sua execução e determinar seu perfil de funcionamento são tarefas essenciais para avaliar, a partir do seu comportamento, quais os pontos que representam gargalos ou pontos críticos, afetando sua eficiência geral. Dessa forma, faz-se necessário pesquisar princípios de verificação e otimização dos sistemas elaborados que estejam mais bem adaptados aos novos paradigmas de desenvolvimento de projetos. O presente trabalho tem por objetivo implementar um módulo de coleta e processamento de dados para análise de perfil de programas escritos na linguagem C e que sejam executados em processadores soft core, como o NiosII, da Altera. Entretanto, diferentemente das estatísticas oferecidas pela ferramenta GProf (GNU Profiling) com relação à análise de desempenho, em que cada amostra obtida implica no incremento de um contador para a função flagrada, o presente trabalho volta seu interesse à análise do perfil de uso de memória heap, que encontra-se mormente no volume alocado constatado em cada amostragem. Dessa forma, para diferentes amostragens de uma mesma função interessa saber qual a maior quantidade de memória utilizada pela função entre todas as amostras coletadas. Isso significa que, ao invés de incremento por amostragem, adotar-se-á o princípio do registro do maior valor, em número de bytes, de uso de memória constatado em cada função. Os principais recursos do módulo proposto são: a) o armazenamento das informações de uso de memória heap obtidas no processo de Profiling em formato apropriado para uso posterior por aplicações de co-projeto de hardware e software; e b) a geração de relatórios de Profiling que apresentem o volume de memória dinâmica alocada durante o processamento dos programas analisados para que se possa identificar os locais onde esse uso é mais crítico, permitindo ao projetista tomar decisões quanto à reformulação do código fonte, ou quanto ao incremento no tamanho da memória a ser instalada no sistema, ou quanto à reformulação da arquitetura de um modo geral / Due to the advancement of the paradigms of development of electronic systems, new concepts, models and techniques resulted from this evolution, generating more eficient and objective tools. Among them, the system-level (ESL) electronic design automation (EDA) ones has brought a considerable increase to the productivity of electronic systems manufacturing, especially including the embedded systems. In what refers to elaborated systems, monitoring its execution and determining its operating profile are the essential tasks to assess, from its behavior, which points in this system represent bottlenecks or hot spots, affecting its overall efficiency. Thus, it is necessary to study the principles of verification and optimization of the elaborated systems that are better adapted to the new paradigms of projects development. The present work has as its aim implementing a processing module for data collection and analysis of C language writen programs profile, wich will run in soft core processors, like Alteras NiosII. However, unlike the statistics offered by the tool GProf (GNU Profiling) tool with respect to performance analysis, in which each sample obtained implies the increment of a counter to the function caught, this paper turns his interest to the analysis of memory usage profiling, which is especially found in volume allocated in each sample. Thus, for different samples of the same function, the matter is to know the most amount of memory used by the function among all samples collected. This means that instead of increasing sample we will adopt the principle of registration of the highest number of bytes of memory usage observed in each function. So, this tools main features are: a) storing the information of memory use in the heap memory obtained in the process of Profiling in an appropriate format for later use by hardware and software codesign applications; and b) the reporting of Profiling that shows the dynamic memory volume allocated during analyzed programs processing so one can identify where such use is more critical, allowing the designer to make decisions regarding the reformulation of source code, or as to the increase in memory size to be installed int the system, or as to the architecture redesign

Os algoritmos de navegação, para robôs móveis, baseados em células, ainda são de alto custo computacional. Depois de uma pesquisa dentre os algoritmos disponivéis, realizando comparações de desempenho entre salas e corredores chegou-se a um algoritmo que além de ótimo era altamente usado dentro do universo da robótico. Este algoritmo, baseado em Campos Potenciais, usado para desvio de obstáculos e planejamento de caminhos locais, foi implementado em hardware reconfigurável usando uma FPGA Altera. Comparações entre este hardware reconfigurável e processadores de propósito geral foram realizadas para concluir o trabalho.