Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / The computing has over the years directing a radical change in the professional prole and personal of their users. In recent years can be seen, a growing increase of computing use as an auxiliary tool to solve problems. Problems that are increasingly common in dierent areas of knowledge. When the requirements of an application exceeds the capacity of the used solutions, new ways of solutions are developed to satisfy the demands of complexity. The reconfigurable computing has emerged as a computational solution model that integrate the xed hardware performance together with the software exibility, uniting the best of both paradigms. The reconfigurable computing is a eld relatively new and promising, where the main concepts and components that were present since its theoretical basis, still stands as the basis for the evolution of knowledge inside the area. Some of these concepts are older than other and those newer ones that arise due to the need for better understanding of the study eld. Currently has been noticed in the published articles that some concepts involving reconfigurable computing eld are being applied wrongly, on in other occasions, without exploit all their features. This lack of clarity in the use of concepts, aect the development of the study eld and contribute to the impoverishment of the area, aecting especially students and researchers in early stages of learning, that seeking through those articles a theoretical consistency. Indeed, a conceptual discussion within of any study eld, always has a significant importance for the any area. The conceptual framework proposed in this paper, aims to identify and present the conceptual denitions involving the recongurable computing eld, as well as their conceptual relationships. Within this framework we propose a organization model of concepts for recongurable computing, a concept map and all of the information is validated among a opinion consensus of several recongurable computing specialists. Moreover, this framework is intended to serve as a helper tool to the learning of recongurable computing, aiding in some methodological requirements as well as the increase of theoretical knowledge. / A computação vem ao longo dos anos direcionando uma mudança radical no perfil profissional e pessoal de seus usuários. Nos últimos anos pode ser observado um crescente aumento de sua utilização como ferramenta auxiliar para resolver problemas. Problemas que são cada vez mais frequentes, nas diferentes áreas do conhecimento. Quando os requisitos de uma aplicação excedem a capacidade das soluções utilizadas, novos modelos de soluções são desenvolvidos para atender a demanda de complexidade. A computação reconfigurável surgiu como um modelo de solução computacional que íntegra o desempenho do hardware fixo com a flexibilidade do software, unindo o melhor dos dois paradigmas. A computação reconfigurável uma área relativamente nova e promissora, onde os principais conceitos e componentes que estiveram presentes desde a sua fundamentação teórica, ainda se mantém como base para a evolução do conhecimento na área. Alguns destes conceitos são mais antigos e outros mais recentes, que surgem em razão da necessidade de uma melhor compreensão do campo de estudo. Atualmente tem-se observado que alguns conceitos que envolvem a computação reconfigurável vem sendo aplicados de forma errônea, em outras ocasiões, não explorando todas suas características. Essa falta de clareza na utilização dos conceitos prejudica a evolução do campo de estudo, contribuindo para o empobrecimento da área, principalmente para os alunos e pesquisadores em fase inicial de aprendizado, que buscam através desses trabalhos a consistência teórica. De fato uma discussão conceitual dentro de qualquer campo de estudo, sempre apresenta importância significativa para a área de estudo. dessa forma o arcabouço conceitual proposto neste trabalho, objetiva identificar e apresentar as definições conceituais que envolvem o campo da computação reconfigurável, bem como suas relações. Dentro deste arcabouço é proposto um modelo organizacional dos conceitos para a computação reconfigurável, um mapa conceitual, onde todas as informações são validadas através de consenso de opinião de diversos especialistas da área. Ademais, esse arcabouço tem por finalidade servir de ferramenta auxiliar para o aprendizado da computação reconfigurável, auxiliando em algumas definições metodologicas de pesquisa bem como o acréscimo de conhecimento teórico. / Mestre em Ciência da Computação

A ferramenta ChipCflow vem sendo desenvolvida nos últimos quatro anos, inicialmente a partir de um projeto de arquitetura a fluxo de dados dinâmico em hardware reconfigurável, mas agora como uma ferramenta de compilação. Ela tem como objetivo a execução de algoritmos por meio do modelo de arquitetura a fluxo de dados associado ao conceito de dispositivos parcialmente reconfiguráveis. Sua característica principal é acelerar o tempo de execução de programas escritos em Linguagem de Programação de Alto Nível (LPAN), do inglês, High Level Languages, em particular nas partes mais intensas de processamento. Isso é feito por meio da implementação dessas partes de código diretamente em hardware reconfigurável - utilizando a tecnologia Field-programmable Gate Array (FPGA) - aproveitando ao máximo o paralelismo considerado natural do modelo a fluxo de dados e as características do hardware parcialmente reconfigurável. Neste trabalho, o objetivo é a prova de conceito do processo de partição e do protocolo de comunicação entre as partições definidas a partir de um Grafo de Fluxo de Dados (GFD), para a execução direta em hardware reconfigurável utilizando Reconfiguração Parcial Dinâmica (RPD). Foi necessário elaborar um mecanismo de partição e protocolo de comunicação entre essas partições, uma vez que a RPD insere características tecnológicas limitantes não encontradas em hardwares reconfiguráveis mais tradicionais. O mecanismo criado se mostrou parcialmente adequado à prova de conceito, significando a possibilidade de se executar GFDs na plataforma parcialmente reconfigurável. Todavia, os tempos de reconfiguração inviabilizaram a proposta inicial de se utilizar RPD para diminuir o tempo de tag matching dos GFDs dinâmicos / The ChipCflow tool has been developed over the last four years, initially from an architectural design the flow of Dynamic Data in reconfigurable hardware, but now as a compilation tool. It aims to run algorithms using the model of the data flow architecture associated with the concept of partially reconfigurable devices. Its main feature is to accelerate the execution time of programs written in High Level Languages, particularly in the most intense processing. This is done by implementing those parts of code directly in reconfigurable hardware - using FPGA technology - leveraging the natural parallelism of the data flow model and characteristics of the partially reconfigurable hardware. In this work, the main goal is the proof of concept of the partition process and protocol communication between the partitions defined from Data Flow Graph for direct execution in reconfigurable hardware using Active Partial Reconfiguration. This required a mechanism to partition and a protocol for communication between these partitions, since the Active Partial Reconfiguration inserts technological features limiting not found in traditional reconfigurable hardware. The mechanism developed is show to be partially adequate to the proof of concept, meaning the ability to run Data Flow Graphs in a platform that is partially reconfigurable. However, the reconfiguration time inserts a great overhead into the execution time, which made the proposal of the use of Active Partial Reconfiguration to decrease the time matching Data Flow Graph unfeasible

Alguns tipos de FPGA (Field Programmable Gate Array) possuem a capacidade de serem reconfigurados parcialmente em tempo de execução formando um Sistema Parcialmente Reconfigurável (SPR), cuja utilização traz diversas vantagens dentre as quais a redução de custos. A maior utilização de SPRs enfrenta, como um dos fatores limitantes, a dificuldade de acesso e de utilização de ferramentas de desenvolvimento apropriadas. Este trabalho aborda os SPRs, suas aplicações e uma análise das ferramentas de desenvolvimento existentes. posteriormente dedica-se ao aperfeiçoamento de uma dessas ferramentas, o PARBIT, com o desenvolvimento de uma interface gráfica de usuário (GUI, -- Graphical User Interface) e a atualização de sua metodologia de desenvolvimento. As metodologias de projeto suportadas pelo fabricante do FPGA também são apresentadas. As metodologias são validadas através do projeto de um SPR. / Some types of FPGA (Field Programmable Gate Array) can be partially reconfigured during run-time forming a Partial Reconfigurable System (PRS). The use of PRSs brings several advantages like cost reduction. A larger use of PRSs faces a limiting factor: the difficult to access and use appropriate development tools. This work shows the PRSs, its applications and an analysis of the existing development tools. Later, it dedicates to the improvement of one of these tools, the PARBIT, developing a graphical user interface (GUI) and updating its project methodology. The project methodologies supported by the manufacturer of the FPGA are also presented. The methodologies are validated through the design of a PRS.

Os dispositivos lógicos programáveis pertencentes à família APEX 20K, são configurados no momento da inicialização do sistema com dados armazenados em dispositivos especificamente desenvolvidos para esse fim. Esta família de FPGAs possui uma interface otimizada, permitindo também que microprocessadores os configure de maneira serial ou paralela, síncrona ou assíncronamente. Depois de configurados, estes FPGAs podem ser reconfigurados em tempo real com novos dados de configuração. A reconfiguração em tempo real conduz a inovadoras aplicações de computação reconfigurável. Os dispositivos de configuração disponíveis comercialmente, limitam-se a configurar os FPGAs apenas no momento da inicialização do sistema e sempre com o mesmo arquivo de configuração. Este trabalho apresenta a implementação de um controlador de configuração capaz de gerenciar a configuração e reconfiguração de múltiplos FPGAs, a partir de vários arquivos distintos de configuração. Todo o projeto é desenvolvido, testado e validado através da ferramenta EDA Quartus™ II, que propicia um ambiente de desenvolvimento integrado de projeto, compilação e síntese lógica, simulação e análise de tempo. / The APEX 20K programmable logic devices family, are configured at system power-up with data stored in a specific serial configuration device. This family of FPGAs contain an optimized interface that permits microprocessors to configure APEX 20K devices serially or in parallel, and synchronously or asynchronously. After configured, it can be reconfigured in-circuit by resetting the device and loading new data. Real-time changes lead to innovative reconfigurable computing applications. The commercial available configuration devices limit to configure the APEX 20K devices only on the system power-up and always with the same configuration data file. This work shows a configuration controller implementation that can manage the configuration and reconfiguration of several FPGAs from multiple configuration files. The entire project is developed, tested and validated through the EDA tool Quartus™ II, that provide a integrated package with HDL and schematic design entry, compilation and logic synthesis, full simulation and worst-case timing analysis.

Os dispositivos lógicos programáveis pertencentes à família APEX 20K, são configurados no momento da inicialização do sistema com dados armazenados em dispositivos especificamente desenvolvidos para esse fim. Esta família de FPGAs possui uma interface otimizada, permitindo também que microprocessadores os configure de maneira serial ou paralela, síncrona ou assíncronamente. Depois de configurados, estes FPGAs podem ser reconfigurados em tempo real com novos dados de configuração. A reconfiguração em tempo real conduz a inovadoras aplicações de computação reconfigurável. Os dispositivos de configuração disponíveis comercialmente, limitam-se a configurar os FPGAs apenas no momento da inicialização do sistema e sempre com o mesmo arquivo de configuração. Este trabalho apresenta a implementação de um controlador de configuração capaz de gerenciar a configuração e reconfiguração de múltiplos FPGAs, a partir de vários arquivos distintos de configuração. Todo o projeto é desenvolvido, testado e validado através da ferramenta EDA Quartus™ II, que propicia um ambiente de desenvolvimento integrado de projeto, compilação e síntese lógica, simulação e análise de tempo. / The APEX 20K programmable logic devices family, are configured at system power-up with data stored in a specific serial configuration device. This family of FPGAs contain an optimized interface that permits microprocessors to configure APEX 20K devices serially or in parallel, and synchronously or asynchronously. After configured, it can be reconfigured in-circuit by resetting the device and loading new data. Real-time changes lead to innovative reconfigurable computing applications. The commercial available configuration devices limit to configure the APEX 20K devices only on the system power-up and always with the same configuration data file. This work shows a configuration controller implementation that can manage the configuration and reconfiguration of several FPGAs from multiple configuration files. The entire project is developed, tested and validated through the EDA tool Quartus™ II, that provide a integrated package with HDL and schematic design entry, compilation and logic synthesis, full simulation and worst-case timing analysis.

A ferramenta ChipCflow vem sendo desenvolvida nos últimos quatro anos, inicialmente a partir de um projeto de arquitetura a fluxo de dados dinâmico em hardware reconfigurável, mas agora como uma ferramenta de compilação. Ela tem como objetivo a execução de algoritmos por meio do modelo de arquitetura a fluxo de dados associado ao conceito de dispositivos parcialmente reconfiguráveis. Sua característica principal é acelerar o tempo de execução de programas escritos em Linguagem de Programação de Alto Nível (LPAN), do inglês, High Level Languages, em particular nas partes mais intensas de processamento. Isso é feito por meio da implementação dessas partes de código diretamente em hardware reconfigurável - utilizando a tecnologia Field-programmable Gate Array (FPGA) - aproveitando ao máximo o paralelismo considerado natural do modelo a fluxo de dados e as características do hardware parcialmente reconfigurável. Neste trabalho, o objetivo é a prova de conceito do processo de partição e do protocolo de comunicação entre as partições definidas a partir de um Grafo de Fluxo de Dados (GFD), para a execução direta em hardware reconfigurável utilizando Reconfiguração Parcial Dinâmica (RPD). Foi necessário elaborar um mecanismo de partição e protocolo de comunicação entre essas partições, uma vez que a RPD insere características tecnológicas limitantes não encontradas em hardwares reconfiguráveis mais tradicionais. O mecanismo criado se mostrou parcialmente adequado à prova de conceito, significando a possibilidade de se executar GFDs na plataforma parcialmente reconfigurável. Todavia, os tempos de reconfiguração inviabilizaram a proposta inicial de se utilizar RPD para diminuir o tempo de tag matching dos GFDs dinâmicos / The ChipCflow tool has been developed over the last four years, initially from an architectural design the flow of Dynamic Data in reconfigurable hardware, but now as a compilation tool. It aims to run algorithms using the model of the data flow architecture associated with the concept of partially reconfigurable devices. Its main feature is to accelerate the execution time of programs written in High Level Languages, particularly in the most intense processing. This is done by implementing those parts of code directly in reconfigurable hardware - using FPGA technology - leveraging the natural parallelism of the data flow model and characteristics of the partially reconfigurable hardware. In this work, the main goal is the proof of concept of the partition process and protocol communication between the partitions defined from Data Flow Graph for direct execution in reconfigurable hardware using Active Partial Reconfiguration. This required a mechanism to partition and a protocol for communication between these partitions, since the Active Partial Reconfiguration inserts technological features limiting not found in traditional reconfigurable hardware. The mechanism developed is show to be partially adequate to the proof of concept, meaning the ability to run Data Flow Graphs in a platform that is partially reconfigurable. However, the reconfiguration time inserts a great overhead into the execution time, which made the proposal of the use of Active Partial Reconfiguration to decrease the time matching Data Flow Graph unfeasible

Alguns tipos de FPGA (Field Programmable Gate Array) possuem a capacidade de serem reconfigurados parcialmente em tempo de execução formando um Sistema Parcialmente Reconfigurável (SPR), cuja utilização traz diversas vantagens dentre as quais a redução de custos. A maior utilização de SPRs enfrenta, como um dos fatores limitantes, a dificuldade de acesso e de utilização de ferramentas de desenvolvimento apropriadas. Este trabalho aborda os SPRs, suas aplicações e uma análise das ferramentas de desenvolvimento existentes. posteriormente dedica-se ao aperfeiçoamento de uma dessas ferramentas, o PARBIT, com o desenvolvimento de uma interface gráfica de usuário (GUI, -- Graphical User Interface) e a atualização de sua metodologia de desenvolvimento. As metodologias de projeto suportadas pelo fabricante do FPGA também são apresentadas. As metodologias são validadas através do projeto de um SPR. / Some types of FPGA (Field Programmable Gate Array) can be partially reconfigured during run-time forming a Partial Reconfigurable System (PRS). The use of PRSs brings several advantages like cost reduction. A larger use of PRSs faces a limiting factor: the difficult to access and use appropriate development tools. This work shows the PRSs, its applications and an analysis of the existing development tools. Later, it dedicates to the improvement of one of these tools, the PARBIT, developing a graphical user interface (GUI) and updating its project methodology. The project methodologies supported by the manufacturer of the FPGA are also presented. The methodologies are validated through the design of a PRS.

As arquiteturas multiprocessadas heterogêneas têm como objetivo principal a extração de maior desempenho da execução dos processos, por meio da utilização de núcleos apropriados às suas demandas. No entanto, a extração de maior desempenho é dependente de um mecanismo eficiente de escalonamento, capaz de identificar as demandas dos processos em tempo real e, a partir delas, designar o processador mais adequado, de acordo com seus recursos. Este trabalho tem como objetivo propor e implementar o modelo de um escalonador para arquiteturas multiprocessadas heterogêneas, baseado em software e hardware, aplicado ao sistema operacional Linux e ao processador SPARC Leon3, como prova de conceito. Nesse sentido, foram implementados monitores de desempenho dentro dos processadores, os quais identificam as demandas dos processos em tempo real. Para cada processo, sua demanda é projetada para os demais processadores da arquitetura e em seguida é realizado um balanceamento visando maximizar o desempenho total do sistema, distribuindo os processos entre processadores, de modo a diminuir o tempo total de processamento de todos os processos. O algoritmo de maximização Hungarian, utilizado no balanceamento do escalonador, foi desenvolvido em hardware, proporcionando paralelismo e maior desempenho na execução do algoritmo. O escalonador foi validado por meio da execução paralela de diversos benchmarks, resultando na diminuição dos tempos de execução em relação ao escalonador sem suporte à heterogeneidade / Heterogeneous multiprocessor architectures have as main objective the extraction of higher performance from processes through the use of appropriate cores to their demands. However, the extraction of higher performance is dependent on an efficient scheduling mechanism, able to identify in real-time the demands of processes and to designate the most appropriate processor according to their resources. This work aims at design and implementations of a model of a scheduler for heterogeneous multiprocessor architectures based on software and hardware, applied to the Linux operating system and the SPARC Leon3 processor as proof of concept. In this sense, performance monitors have been implemented within the processors, which in real-time identifies the demands of processes. For each process, its demand is projected for the other processors in the architecture and then it is performed a balancing to maximize the total system performance by distributing processes among processors. The Hungarian maximization algorithm, used in balancing scheduler was developed in hardware, providing greater parallelism and performance in the execution of the algorithm. The scheduler has been validated through the parallel execution of several benchmarks, resulting in decreased execution times compared to the scheduler without the heterogeneity support

Considerando a crescente demanda por desempenho em sistemas computacionais, a implementação de algoritmos diretamente em hardware com o uso de FPGAs (Field-programmable Gate Arrays) é uma alternativa que tem apresentado bons resultados. Porém, os desafios de programação envolvidos no uso de FPGAs, de tal forma a explorar eficientemente seus recursos, limita o número de desenvolvedores em função da predominância do paradigma de programação tradicionalmente sequencial, imposto pelas linguagens imperativas. Assim, este trabalho busca desenvolver mecanismos que facilitem o desenvolvimento com FPGAs, otimizando o uso de memória e explorando o paralelismo das operações. Este documento apresenta a tese de doutorado de título LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. Dado que a latência para leitura e escrita de dados têm sido um gargalo para algumas aplicações de alto desempenho, este trabalho trata do desenvolvimento de técnicas para geração de arquiteturas de hardware, considerando aspectos relativos ao mapeamento, gerenciamento e acesso à memória em arquiteturas reconfiguráveis. Para isto, o projeto desenvolvido utiliza como base a linguagem LALP, cujo foco é o tratamento de loops com a técnica de loop pipelining. As técnicas descritas nesta tese são empregadas no desenvolvimento do framework LALP+, o qual estende LALP com a implementação de novas características e funcionalidades, de forma a contribuir para o aumento do seu nível de abstração. As arquiteturas criadas utilizando LALP+ foram comparadas às geradas por ferramentas comerciais e acadêmicas, tendo apresentado, em média, um melhor desempenho, com redução do tempo de execução de 10;01, no melhor caso. Espera-se, por meio das contribuições aqui apresentadas, facilitar a implementação de produtos e projetos relacionados a aplicações de computação de alto desempenho que envolvam o uso de arquiteturas reconfiguráveis, promovendo uma maior absorção desta tecnologia. / Considering the demand for high-performance in computer systems, the implementation of algorithms directly in hardware by using FPGAs (Field-programmable Gate Arrays) is an alternative that has shown good results. However, the number of developers is limited due to the challenges faced for efficiently programming FPGAs. In addition to that, developers are more used to the traditional sequential programming paradigm imposed by the imperative languages. This work seeks to develop mechanisms to facilitate the development with FPGAs, by optimizing memory usage and exploiting the parallelism of operations inside a loop. This document presents the doctoral thesis entitled LALP+ : a framework for developing FPGA-based hardware accelerators. Since the latency for reading and writing data have been a bottleneck for high performance applications, this work deals with the development of techniques for generation of hardware architectures, considering aspects related to mapping, management and memory access in reconfigurable architectures, using as basis the LALP language, which focuses on the treatment of loops with the technique of loop pipelining. The techniques described in this thesis are employed in the development of the LALP+ framework, which extends LALP by implementing new features and functionalities, in order to contribute to increase its abstraction level. LALP+ architectures were compared to ones generated by using academical and commercial tools, having presented, on average, better performance, with a execution time speedup of 10;01 for the best case. Thus, it is expected that the hereby presented contributions facilitate the implementation of products and projects related to high-performance computing applications with reconfigurable architectures, contributing for the use of such technology.

Estudar as propriedades físicas do solo envolve conhecer a umidade, o transporte de água e solutos, a densidade, a identificação da porosidade, o que é essencial para o crescimento de raízes das plantas. Para esses estudos, a tomografia de raios X tem se mostrado uma técnica útil. As imagens tomográficas são obtidas através de projeções (sinais) que são reconstruídos com algoritmos adequados. No processo de aquisição dessas projeções, podem surgir ruídos provenientes de diferentes fontes. O sinal tomográfico apresenta ruídos que possuem uma distribuição de Poisson gerada pela contagem de fótons, bem como o detector de fótons é influenciado por uma presença de ruído eletrônico com uma distribuição Gaussiana. Essas diferentes distribuições podem ser mapeadas com transformadas não lineares específicas que alteram uma distribuição Gaussiana para outros tipos de distribuições, como a de transformada de Anscombe (Poisson) ou transformada de Box-Muller (Uniforme), mas são aproximações que apresentam erros acumulativos. As transformadas podem ser então mapeadas por um sistema de redes neurais, o que garante um melhor resultado com o filtro de Kalman não linear em que os pesos da rede e as medidas das projeções são estimados em conjunto. Este trabalho apresenta uma nova solução com filtragem de Kalman descentralizada utilizando redes neurais artificiais embarcada em uma arquitetura reconfigurável com o intuito de obter se um valor ótimo de melhoria na relação Sinal/Ruído de projeções tomográficas e consequentemente nas imagens reconstruídas proporcionando melhorias para os métodos de análise dos físicos de solos agrícolas. / To study the physical properties of soil moisture involves knowing the transport of water and solutes, density, porosity identification, which is essential for the growth of plant roots. For these studies, X-ray tomography has been shown to be a useful technique. The tomographic images are obtained through projections (signals) that are reconstructed with appropriate algorithms. In the process of acquiring these projections, noise can arise from different sources. The tomographic signal is noisy which have a Poisson distribution generated by photon counting, and the photon detector is influenced by a presence of electronic noise with a Gaussian distribution. These different distributions can be mapped to specific nonlinear transformed altering a Gaussian distribution for other types of distributions, such as the Anscombe transform (Poisson) or Box-Muller transform (Uniform), but are approximations that have cumulative errors. Transforms can then be mapped by a neural network system, which ensures a better result with nonlinear Kalman filter in which the network weights and measures of the projections are estimated together. This work presents a new solution to the unscented Kalman filtering using artificial neural networks embedded in a reconfigurable architecture in order to obtain an optimum value of improvement in S/N ratio of tomographic projections and consequently the images reconstructed by providing improvements for the methods of physical parameters of the agricultural soils.