Made available in DSpace on 2016-08-29T15:33:19Z (GMT). No. of bitstreams: 1 tese_7981_Dissertação - Vinicius Barcellos Antunes20150602-133738.pdf: 1742369 bytes, checksum: e6b03688b02047f61c0bffaa0fdb7c4c (MD5) Previous issue date: 2014-08-29 / A pesquisa na área de Redes de Sensores sem Fio (RSSF) tem contribuído de forma significativa para o desenvolvimento de aplicações de sensoriamento em larga escala. Em função de suas características e restrições (pouca capacidade de processamento, armazenamento e fonte de energia), diferentes protocolos de comunicação foram projetados para as RSSFs. Para atender a uma necessidade de padronização, o IETF (Internet Engineering Task Force) especificou um protocolo de roteamento denominado RPL (IPv6 Routing Protocol for Low-power and Lossy Networks), como protocolo padrão para redes RSSFs. Este protocolo possui uma grande quantidade de recursos e também fornece facilidades para incorporar métricas de natureza dinâmica.De forma a facilitar o acesso a uma variedade de informações requeridas pelo protocolo de roteamento adaptativo RPL para cálculo métricas e tomadas de decisão de encaminhamento, é proposto um gerenciador de contexto reconfigurável. Este gerenciador é responsável por coletar os dados contextuais das fontes de informação disponíveis, e atuar como uma camada de abstração, simplificando o uso dessas fontes e habilitando a experimentação e prototipagem de novas métricas de roteamento.Esta dissertação apresenta uma extensão ao protocolo de roteamento RPL. Esta extensão tem por objetivo prover mecanismos simples para que o protocolo RPL interaja com a aplicação, com a finalidade de otimização do roteamento. Tal interação é realizada através de regras de aplicação, permitindo ao RPL se adaptar em tempo de execução a mudanças no ambiente.

Made available in DSpace on 2014-06-12T15:59:36Z (GMT). No. of bitstreams: 2 arquivo5342_1.pdf: 1635663 bytes, checksum: 8b17150a09a68bf3edb4a462d481c800 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2006 / A capacidade de reconfiguração tem se tornado uma característica de grande importância em projetos de sistema digitais completos em um único circuito integrado (System-on-Chips). A demanda por sistemas cada vez mais flexíveis e com grande poder computacional vem demonstrar o crescente interesse por esta área de pesquisa. Neste contexto, a computação reconfigurável vem oferecer um compromisso entre as vantagens do hardware de funcionalidade fixa, e a flexibilidade dos processadores programáveis por software [ADR1.2]. Porém, existe uma certa necessidade por ferramentas e metodologias de projeto que dêem o suporte necessário à construção de SoCs reconfiguráveis [BEN05], cujas aplicações são de extrema complexidade. Neste sentido, o projeto ADRIATIC [ADR1.2] [ADR2.1] [ADR2.2] propõe o desenvolvimento de uma metodologia de projeto de hardware/software co-design e co-verificação, em alto nível, para aplicações Wireless reais, procurando atenuar esta deficiência. De forma similar, o trabalho de pesquisa proposto visa o desenvolvimento de uma metodologia de projeto, em alto nível, que possibilite a implementação de projetos de SoCs, com módulos dinamicamente reconfiguráveis, utilizando a linguagem de descrição de sistemas, SystemC [SYS03] [SYS02], com o objetivo de construir um modelo executável para o sistema projetado

Made available in DSpace on 2014-06-12T16:00:24Z (GMT). No. of bitstreams: 2 arquivo6554_1.pdf: 3066452 bytes, checksum: 91820a83661287c92ba4438dd8c7a4d7 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2007 / Os dispositivos lógicos programáveis, FPGAs (Field Programmable Gate Arrays) há algum tempo têm sido uma tecnologia interessante para prototipação de circuitos digitais. Porém, esta realidade tem mudado à medida que a capacidade computacional destes dispositivos tem aumentado e o custo diminuído. Além disso, os FPGAs atuais podem utilizar menos energia que uma CPU convencional utilizaria para realizar a mesma computação. Outra característica, que traz grandes possibilidades, é a capacidade de reconfiguração em tempo de execução (reconfiguração dinâmica). Todos estes avanços permitiram a utilização dos FPGAs não só em aplicações típicas como sistemas embarcados mas também em sistemas de alto desempenho, que realizam processamento massivo de dados. Contudo, apesar das diversas vantagens apresentadas, esta tecnologia ainda não é largamente utilizada para realizar computação. Várias são as razões para isso, entre elas a exigência de um mínimo conhecimento em eletrônica digital para possibilitar o desenvolvimento dos IP-Cores; a complexidade do processo de desenvolvimento destes sistemas; os custos elevados com licenças das ferramentas e com as plataformas de desenvolvimento e a pouca portabilidade das aplicações desenvolvidas. O objetivo deste trabalho é prover uma plataforma reconfigurável que seja capaz, através de um sistema operacional e de maneira eficiente, gerenciar os recursos oferecidos pelos FPGAs. A plataforma proposta recebeu o nome de Aquarius II e foi baseada na plataforma Aquarius desenvolvida no CIn-UFPE. A arquitetura desta plataforma é híbrida e consiste de um FPGA Stratix-II da Altera responsável pelo controle da reconfiguração e tráfego dos dados e de um FPGA Virtex-II da Xilinx que é o elemento reconfigurável propriamente dito. Foram incorporados a esta plataforma um módulo de comunicação (IPCommCore) que é responsável pelo tráfego de dados do sistema operacional para a memória do dispositivo reconfigurável, um device driver para que o sistema operacional uCLinux possa controlar a comunicação através deste módulo e também foi definida uma interface de comunicação padrão para os cores reconfiguráveis que vierem a ser implementados. Para validar esta interface foi implementado e validado um core multiplicador para o Virtex-II utilizado como estudo de caso. Esta plataforma permitirá que sejam realizadas pesquisas em áreas que buscam se beneficiar desta tecnologia, como desenvolvimento de sistemas embarcados e sistemas de alta performance. O desenvolvimento de sistemas computacionais que utilizam hardware reconfigurável em sua arquitetura ainda é pouco comum e complexo. No entanto, propostas como a apresentada neste trabalho procuram solucionar ou atenuar os problemas citados e mudar sensivelmente esta realidade tornando viáveis e mais populares soluções que utilizam esta tecnologia

Submitted by Daniella Sodre (daniella.sodre@ufpe.br) on 2015-03-10T13:52:04Z No. of bitstreams: 2 license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Dissertaçao Dhiego Abrantes De Oliveira Martins..pdf: 2253205 bytes, checksum: ac6b5aaa983adfe88c8555520c237441 (MD5) / Made available in DSpace on 2015-03-10T13:52:04Z (GMT). No. of bitstreams: 2 license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Dissertaçao Dhiego Abrantes De Oliveira Martins..pdf: 2253205 bytes, checksum: ac6b5aaa983adfe88c8555520c237441 (MD5) Previous issue date: 2013-08-30 / É notório o surgimento de ambientes cada vez mais dinâmicos, exigindo sistemas mais flexíveis, de forma que componentes possam ser plugados ou desplugados durante o seu ciclo de vida, inclusive em tempo de execução. Para atender estes requisitos, é necessário que decisões sobre possíveis adaptações e variações do produto possam ser tomadas em tempo de execução. Sistemas Sensíveis ao Contexto atendem a esse propósito, sendo capazes de adaptar-se em tempo de execução de acordo com mudanças no ambiente, obedecendo um conjunto de regras. Quando técnicas de Linhas de Produto de Software (LPS) são aplicadas no desenvolvimento de sistemas adaptativos, tais decisões podem resultar na configuração de um novo produto. Em uma LPS tradicional, um produto é derivado de acordo com sua configuração, que ocorre na fase de design e consiste na seleção de features que irão compor o produto, remoção das features que não farão parte do produto e ligação dos pontos de variação. Linhas de Produto de Software Dinâmicas extendem o conceito convencional de LPS abordando aspectos dinâmicos, provendo uma abordagem para tratar variabilidades que precisam ser manipuladas em tempo de execução. Quando alinhamos paradigmas como Sistemas Sensíveis ao Contexto, Arquitetura Orientada a Serviços e LPS, podemos enfrentar alguns desafios. O sistema derivado de uma LPS é composto por features e pontos de variação. Considerando que o modelo de Arquitetura Orientada a Serviços segue o padrão arquitetural Cliente-Servidor, podemos ter um cenário em que as features que compõem o produto no lado cliente podem endereçar uma composição de serviços. Dessa forma, os pontos de variação podem sofrer variabilidades de acordo com mudanças no contexto, exigindo a execução de reconfigurações nos serviços de modo a atender tais variabilidades. As abordagens propostas atualmente não oferecem um suporte para esse tipo de problema ou são incipientes, estando em fases iniciais de pesquisa. Neste trabalho é apresentado um estudo sobre variabilidades dinâmicas em Linhas de Produto de Software Orientadas a Serviços e Sensíveis ao Contexto, investigando especificamente situações quando features que endereçam um ou mais serviços são reconfiguradas no lado cliente, requerendo reconfigurações nos serviços, no lado servidor.

Composição de serviços é um tópico que tem atraído cada vez mais o interesse por parte de pesquisadores na área de sistemas distribuídos. Além disso, o interesse por ambientes baseados em nuvem tem crescido significativamente conforme o seu uso aumenta e se firma como um importante modelo de negócios. Coreografias são formas de composições de serviços em que não há pontos centrais de falha; a responsabilidade da sua execução é distribuída entre os vários serviços componentes. Devido à natureza distribuída do fluxo de informações e dados de controle, o cumprimento de \\textit{Service Level Agreements} (SLAs) depende estritamente do monitoramento da Qualidade de Serviços (QoS), recursos virtuais da nuvem e mecanismos de reconfiguração dinâmica, capazes de automaticamente adaptar composições a mudanças de estado no sistema. Nesta dissertação, abordamos o estudo do gerenciamento de QoS em coreografias de serviços. Para isso desenvolvemos um sistema de middleware capaz de implantar e gerenciar o QoS de composições. Este teve seu desempenho avaliado utilizando o serviço Amazon EC2. Os resultados da avaliação mostram que com pouco esforço por parte dos desenvolvedores de composições, é possível cumprir o SLA de composições dentro do esperado utilizando escalabilidade horizontal ou vertical provida pelo middleware automaticamente. Adicionalmente, a nossa proposta traz economias em relação ao custo de implantação pois diminui a quantidade de recursos subutilizados. / Service composition has been a hot topic that has attracted the interesting of researchers in the distributed system area. Moreover, the interesting in cloud computing based environment has grown significantly. Its use has grown and it became to be a important business model. Choreographies are an specific kind of service composition that has no single point of failure; the responsibility of execution is distributed among the services. Due to the distributed nature of the these systems, the fulfilment of Service Level Agreements (SLAs) depends strictly on and automatic way to monitoring Quality of Service (QoS) and virtual computional resources as well as dinamic reconfiguration mechanisms, to be capable of automatically adapting compositions to changing environment. In this work, we studied QoS management in service choreographies. In order, we devised a middleware system capable of deploy service compositions and manage QoS of them. The middleware was evaluated using the Amazon EC2 cloud provider. The results shows that with less effort from the composition providers, it is possible to fulfil SLAs using horizontal or vertical scalability provided by the middleware automatically. Additionaly, our proposal brings up a cost reduction of deploy by decreasing the amount of underused resources.

Sistemas baseados em processadores de uso geral caracterizam-se pela flexibilidade a mudanças de projeto, porém com desempenho computacional abaixo daqueles baseados em circuitos dedicados otimizados. A implementação de algoritmos em dispositivos reconfiguráveis, conhecidos como Field Programmable Gate Arrays - FPGAs, oferece uma solução de compromisso entre a flexibilidade dos processadores e o desempenho dos circuitos dedicados, pois as FPGAs permitem que seus recursos de hardware sejam configurados por software, com uma granularidade menor que a do processador de uso geral e flexibilidade maior que a dos circuitos dedicados. As versões atuais de FPGAs apresentam um tempo de reconfiguração suficientemente pequeno para viabilizar sua reconfiguração dinâmica, i.e., mesmo com o dispositivo executando um algoritmo, a forma como seus recursos são dispostos pode ser alterada, oferecendo a possibilidade de particionar temporalmente um algoritmo. Novas linhas de FPGAs já são fabricadas com opção de reconfiguração dinâmica parcial, i.e., é possível reconfigurar áreas selecionadas de uma FPGA enquanto o restante continua em operação. No entanto, para que esta nova tecnologia se torne largamente difundida é necessário o desenvolvimento de uma metodologia própria, que ofereça soluções eficazes aos novos desdobramentos do projeto digital. Em particular, uma das principais dificuldades apresentadas por esta abordagem refere-se à maneira de particionar o algoritmo, de forma a minimizar o tempo necessário para completar sua tarefa. Este manuscrito oferece uma metodologia de projeto para dispositivos dinamicamente reconfiguráveis, com ênfase no problema do particionamento temporal de circuitos, tendo como aplicação alvo uma família de algoritmos, utilizados principalmente em Bioinformática, representada pelo classificador binário conhecido como Support Vector Machine. Algumas técnicas de particionamento para FPGA Dinamicamente Reconfigurável, especificamente aplicáveis ao particionamento de FSM, foram desenvolvidas para garantir que um projeto dominado por fluxo de controle seja mapeado numa única FPGA, sem alterar sua funcionalidade. / Systems based on general-purpose processors are characterized by a flexibility to design changes, although with a computational performance below those based on optimized dedicated circuits. The implementation of algorithms in reconfigurable devices, known as Field Programmable Gate Arrays, FPGAs, offers a solution with a trade-off between the processor\'s flexibility and the dedicated circuit\'s performance. With FPGAs it is possible to have their hardware resources configured by software, with a smaller granularity than that of the general-purpose processor and greater flexibility than that of dedicated circuits. Current versions of FPGAs present a reconfiguration time sufficiently small as to make feasible dynamic reconfiguration, i.e., even with the device executing an algorithm, the way its resources are displayed can be modified, offering the possibility of temporal partitioning of an algorithm. New lines of FPGAs are already being manufactured with the option of partial dynamic reconfiguration, i.e. it is possible to reconfigure selected areas of an FPGA anytime, while the remainder area continue in operation. However, in order for this new technology to become widely adopted the development of a proper methodology is necessary, which offers efficient solutions to the new stages of the digital project. In particular, one of the main difficulties presented by this approach is related to the way of partitioning the algorithm, in order to minimize the time necessary to complete its task. This manuscript offers a project methodology for dynamically reconfigurable devices, with an emphasis on the problem of the temporal partitioning of circuits, having as a target application a family of algorithms, used mainly in Bioinformatics, represented by the binary classifier known as Support Machine Vector. Some techniques of functional partitioning for Dynamically Reconfigurable FPGA, specifically applicable to partitioning of FSMs, were developed to guarantee that a control flow dominated design be mapped in only one FPGA, without modifying its functionality.

FPGAs (Field Programmable Gate Arrays) dinamicamente reconfiguráveis (DR-FPGAs) são soluções promissoras para muitos sistemas embarcados devido a potencial redução de área de silício. Metodologias de projeto e ferramentas CAD relacionadas são ainda muito limitadas para auxiliarem os projetistas a encontrarem soluções dinamicamente reconfiguráveis para diferentes aplicações. Este trabalho propõe uma metodologia de projeto que combina modelos de alto nível em SystemC, técnicas de projeto de baixo nível e a metodologia de projeto modular da XILINX. SystemC foi utilizada para representar o comportamento de alto nível não temporizado e não-RTL, bem como o baixo nível RTL-DCS (Chaveamento Dinâmico de Circuitos). Um estudo de caso da Banda Base de um Controlador Bluetooth foi desenvolvido. Duas partições temporais foram testadas em nove diferentes DR-FPGAs. A exploração espacial mostrou que 33% das soluções investigadas atenderam a restrição da especificação de 625µs de tempo do quadro do pacote Bluetooth, deixando diferentes parcelas de recursos livres que podem ser explorados para acomodar outros módulos IP de sistemas mais complexos no mesmo dispositivo. / Dynamically Reconfigurable Field Programmable Gate Arrays (DR-FPGAs) are promising solutions for many embedded systems due to the potential silicon area reduction. Design methodologies and related CAD tools are still very limited to assist designers to encounter dynamically reconfigurable solutions for different applications. This work proposes a design methodology that combines high level SystemC models and design techniques with the low level modular design proposed by Xilinx. SystemC has been used to represent the high level untimed non-RTL behavior as well as the low level RTL-DCS (Dynamic Circuit Switching). A Bluetooth Baseband unit case study was performed. Two temporal-functional partitions were evaluated on nine different target DR-FPGAs. The design space exploration showed that 33% of the investigated solutions complied with the 625µs Bluetooth packet time frame specification leaving different amounts if free resources that may be explored to accommodate other IP modules of more complex systems on the same device.

FPGAs (Field Programmable Gate Arrays) dinamicamente reconfiguráveis (DR-FPGAs) são soluções promissoras para muitos sistemas embarcados devido a potencial redução de área de silício. Metodologias de projeto e ferramentas CAD relacionadas são ainda muito limitadas para auxiliarem os projetistas a encontrarem soluções dinamicamente reconfiguráveis para diferentes aplicações. Este trabalho propõe uma metodologia de projeto que combina modelos de alto nível em SystemC, técnicas de projeto de baixo nível e a metodologia de projeto modular da XILINX. SystemC foi utilizada para representar o comportamento de alto nível não temporizado e não-RTL, bem como o baixo nível RTL-DCS (Chaveamento Dinâmico de Circuitos). Um estudo de caso da Banda Base de um Controlador Bluetooth foi desenvolvido. Duas partições temporais foram testadas em nove diferentes DR-FPGAs. A exploração espacial mostrou que 33% das soluções investigadas atenderam a restrição da especificação de 625µs de tempo do quadro do pacote Bluetooth, deixando diferentes parcelas de recursos livres que podem ser explorados para acomodar outros módulos IP de sistemas mais complexos no mesmo dispositivo. / Dynamically Reconfigurable Field Programmable Gate Arrays (DR-FPGAs) are promising solutions for many embedded systems due to the potential silicon area reduction. Design methodologies and related CAD tools are still very limited to assist designers to encounter dynamically reconfigurable solutions for different applications. This work proposes a design methodology that combines high level SystemC models and design techniques with the low level modular design proposed by Xilinx. SystemC has been used to represent the high level untimed non-RTL behavior as well as the low level RTL-DCS (Dynamic Circuit Switching). A Bluetooth Baseband unit case study was performed. Two temporal-functional partitions were evaluated on nine different target DR-FPGAs. The design space exploration showed that 33% of the investigated solutions complied with the 625µs Bluetooth packet time frame specification leaving different amounts if free resources that may be explored to accommodate other IP modules of more complex systems on the same device.

Submitted by Maykon Nascimento (maykon.albani@hotmail.com) on 2015-08-03T18:18:50Z No. of bitstreams: 2 license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) Roteamento sensível ao contexto em redes de sensores sem fio. Uma abordagem baseada em regras de aplicação para o protocolo RPL.pdf: 1746170 bytes, checksum: 7293ea85d09a8c011b6f38ae51b024de (MD5) / Approved for entry into archive by Elizabete Silva (elizabete.silva@ufes.br) on 2015-08-17T19:10:23Z (GMT) No. of bitstreams: 2 license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) Roteamento sensível ao contexto em redes de sensores sem fio. Uma abordagem baseada em regras de aplicação para o protocolo RPL.pdf: 1746170 bytes, checksum: 7293ea85d09a8c011b6f38ae51b024de (MD5) / Made available in DSpace on 2015-08-17T19:10:23Z (GMT). No. of bitstreams: 2 license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) Roteamento sensível ao contexto em redes de sensores sem fio. Uma abordagem baseada em regras de aplicação para o protocolo RPL.pdf: 1746170 bytes, checksum: 7293ea85d09a8c011b6f38ae51b024de (MD5) Previous issue date: 2015 / Este trabalho apresenta um serviço de reconfiguração dinâmica para Redes de Sensores sem Fio. O trabalho inclui o projeto e a definição de uma arquitetura conceitual que suporta a coleta de uma variedade de informações contextuais e provê uma abstração alto nível para especificação de roteamento sensível ao contexto através de reconfiguração de métricas de roteamento e parâmetros de comunicação. O objetivo da infraestrutura proposta é possibilitar a criação de regras que adaptem o comportamento da rede em tempo de execução, em função dessas informações contextuais. Uma implementação da arquitetura para o protocolo RPL e o sistema operacional Contiki foi realizada, mostrando a viabilidade da abordagem proposta. / This work presents a dynamic reconfiguration service for wireless sensor networks. The work includes the design and definition of a conceptual architecture that supports collecting a variety of contextual information and provides a high level abstraction for context-sensitive routing specification through reconfiguration of routing metrics and communication parameters. The objective of the proposed infrastructure is enabling the creation of rules that change the network's behavior at run time, in the light of these contextual information. An implementation of the architecture for the RPL Protocol and the Contiki operating system was performed, showing the feasibility of the proposed approach.

Sistemas baseados em processadores de uso geral caracterizam-se pela flexibilidade a mudanças de projeto, porém com desempenho computacional abaixo daqueles baseados em circuitos dedicados otimizados. A implementação de algoritmos em dispositivos reconfiguráveis, conhecidos como Field Programmable Gate Arrays - FPGAs, oferece uma solução de compromisso entre a flexibilidade dos processadores e o desempenho dos circuitos dedicados, pois as FPGAs permitem que seus recursos de hardware sejam configurados por software, com uma granularidade menor que a do processador de uso geral e flexibilidade maior que a dos circuitos dedicados. As versões atuais de FPGAs apresentam um tempo de reconfiguração suficientemente pequeno para viabilizar sua reconfiguração dinâmica, i.e., mesmo com o dispositivo executando um algoritmo, a forma como seus recursos são dispostos pode ser alterada, oferecendo a possibilidade de particionar temporalmente um algoritmo. Novas linhas de FPGAs já são fabricadas com opção de reconfiguração dinâmica parcial, i.e., é possível reconfigurar áreas selecionadas de uma FPGA enquanto o restante continua em operação. No entanto, para que esta nova tecnologia se torne largamente difundida é necessário o desenvolvimento de uma metodologia própria, que ofereça soluções eficazes aos novos desdobramentos do projeto digital. Em particular, uma das principais dificuldades apresentadas por esta abordagem refere-se à maneira de particionar o algoritmo, de forma a minimizar o tempo necessário para completar sua tarefa. Este manuscrito oferece uma metodologia de projeto para dispositivos dinamicamente reconfiguráveis, com ênfase no problema do particionamento temporal de circuitos, tendo como aplicação alvo uma família de algoritmos, utilizados principalmente em Bioinformática, representada pelo classificador binário conhecido como Support Vector Machine. Algumas técnicas de particionamento para FPGA Dinamicamente Reconfigurável, especificamente aplicáveis ao particionamento de FSM, foram desenvolvidas para garantir que um projeto dominado por fluxo de controle seja mapeado numa única FPGA, sem alterar sua funcionalidade. / Systems based on general-purpose processors are characterized by a flexibility to design changes, although with a computational performance below those based on optimized dedicated circuits. The implementation of algorithms in reconfigurable devices, known as Field Programmable Gate Arrays, FPGAs, offers a solution with a trade-off between the processor\'s flexibility and the dedicated circuit\'s performance. With FPGAs it is possible to have their hardware resources configured by software, with a smaller granularity than that of the general-purpose processor and greater flexibility than that of dedicated circuits. Current versions of FPGAs present a reconfiguration time sufficiently small as to make feasible dynamic reconfiguration, i.e., even with the device executing an algorithm, the way its resources are displayed can be modified, offering the possibility of temporal partitioning of an algorithm. New lines of FPGAs are already being manufactured with the option of partial dynamic reconfiguration, i.e. it is possible to reconfigure selected areas of an FPGA anytime, while the remainder area continue in operation. However, in order for this new technology to become widely adopted the development of a proper methodology is necessary, which offers efficient solutions to the new stages of the digital project. In particular, one of the main difficulties presented by this approach is related to the way of partitioning the algorithm, in order to minimize the time necessary to complete its task. This manuscript offers a project methodology for dynamically reconfigurable devices, with an emphasis on the problem of the temporal partitioning of circuits, having as a target application a family of algorithms, used mainly in Bioinformatics, represented by the binary classifier known as Support Machine Vector. Some techniques of functional partitioning for Dynamically Reconfigurable FPGA, specifically applicable to partitioning of FSMs, were developed to guarantee that a control flow dominated design be mapped in only one FPGA, without modifying its functionality.