<p>This report documents the work done by the author to design and implement a 3D graphics system on an FPGA (Field Programmable Gate Array). After a preamble with a background presentation to the project, a very brief introduction in computer graphics techniques and computer graphics theory is given. Then, the hardware available to the project, along with an analysis of general requirements is examined. The following chapter contains the proposed graphics system design for FPGA implementation. A broad approach to separate the design and the eventual implementation was used. Two 3D pipelines are suggested - one fully capable high-end version and one which use minimal resources. The documentation of the effort to implement the minimal graphics system previously discussed then follows. The documentation outlines the work done without going too deep into detail, and is followed by the largest of the tests conducted. Finally, chapter seven concludes the project with the most important project conclusions and some suggestions for future work.</p>

This report documents the work done by the author to design and implement a 3D graphics system on an FPGA (Field Programmable Gate Array). After a preamble with a background presentation to the project, a very brief introduction in computer graphics techniques and computer graphics theory is given. Then, the hardware available to the project, along with an analysis of general requirements is examined. The following chapter contains the proposed graphics system design for FPGA implementation. A broad approach to separate the design and the eventual implementation was used. Two 3D pipelines are suggested - one fully capable high-end version and one which use minimal resources. The documentation of the effort to implement the minimal graphics system previously discussed then follows. The documentation outlines the work done without going too deep into detail, and is followed by the largest of the tests conducted. Finally, chapter seven concludes the project with the most important project conclusions and some suggestions for future work.

Made available in DSpace on 2014-06-12T16:00:24Z (GMT). No. of bitstreams: 2 arquivo6554_1.pdf: 3066452 bytes, checksum: 91820a83661287c92ba4438dd8c7a4d7 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2007 / Os dispositivos lógicos programáveis, FPGAs (Field Programmable Gate Arrays) há algum tempo têm sido uma tecnologia interessante para prototipação de circuitos digitais. Porém, esta realidade tem mudado à medida que a capacidade computacional destes dispositivos tem aumentado e o custo diminuído. Além disso, os FPGAs atuais podem utilizar menos energia que uma CPU convencional utilizaria para realizar a mesma computação. Outra característica, que traz grandes possibilidades, é a capacidade de reconfiguração em tempo de execução (reconfiguração dinâmica). Todos estes avanços permitiram a utilização dos FPGAs não só em aplicações típicas como sistemas embarcados mas também em sistemas de alto desempenho, que realizam processamento massivo de dados. Contudo, apesar das diversas vantagens apresentadas, esta tecnologia ainda não é largamente utilizada para realizar computação. Várias são as razões para isso, entre elas a exigência de um mínimo conhecimento em eletrônica digital para possibilitar o desenvolvimento dos IP-Cores; a complexidade do processo de desenvolvimento destes sistemas; os custos elevados com licenças das ferramentas e com as plataformas de desenvolvimento e a pouca portabilidade das aplicações desenvolvidas. O objetivo deste trabalho é prover uma plataforma reconfigurável que seja capaz, através de um sistema operacional e de maneira eficiente, gerenciar os recursos oferecidos pelos FPGAs. A plataforma proposta recebeu o nome de Aquarius II e foi baseada na plataforma Aquarius desenvolvida no CIn-UFPE. A arquitetura desta plataforma é híbrida e consiste de um FPGA Stratix-II da Altera responsável pelo controle da reconfiguração e tráfego dos dados e de um FPGA Virtex-II da Xilinx que é o elemento reconfigurável propriamente dito. Foram incorporados a esta plataforma um módulo de comunicação (IPCommCore) que é responsável pelo tráfego de dados do sistema operacional para a memória do dispositivo reconfigurável, um device driver para que o sistema operacional uCLinux possa controlar a comunicação através deste módulo e também foi definida uma interface de comunicação padrão para os cores reconfiguráveis que vierem a ser implementados. Para validar esta interface foi implementado e validado um core multiplicador para o Virtex-II utilizado como estudo de caso. Esta plataforma permitirá que sejam realizadas pesquisas em áreas que buscam se beneficiar desta tecnologia, como desenvolvimento de sistemas embarcados e sistemas de alta performance. O desenvolvimento de sistemas computacionais que utilizam hardware reconfigurável em sua arquitetura ainda é pouco comum e complexo. No entanto, propostas como a apresentada neste trabalho procuram solucionar ou atenuar os problemas citados e mudar sensivelmente esta realidade tornando viáveis e mais populares soluções que utilizam esta tecnologia

Made available in DSpace on 2014-06-12T15:52:51Z (GMT). No. of bitstreams: 1 license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2009 / Ao longo da última década, houve uma crescente demanda de mercado por dispositivos embarcados que agregam muitas funcionalidades (como informação, entretenimento e comunicação), em detrimento da garantia da portabilidade destes equipamentos para os usuários. Por outro lado, houve a confirmação da Lei de Moore, permitindo a elaboração de sistemas cada vez mais complexos em tamanho reduzido. Assim, surgiu um novo paradigma de desenvolvimento denominado System-on-Chip (SoC), onde todo o sistema embarcado pode agora ser integrado e implementado em um único chip, reusando componentes pré-existentes e préverificados, denominados Intellectual Property Cores (IP-cores), com o objetivo de reduzir o tempo e esforço de projeto. Neste contexto, dentro do projeto Brazil-IP (projeto para formação de recursos no desenvolvimento de hardware, apoiado pelo CNPQ), em 2005 surgiu o ipPROCESS, um processo de desenvolvimento de IP-cores com prototipação em FPGA, baseado no RUP (Rational Unified Process). Este processo define um conjunto de tarefas que são atribuídas a papéis especializados na organização, de modo a transformar os requisitos no IP-core desejado, cumprindo as restrições de prazo, custo e qualidade acordadas com o cliente. Em avaliações do processo realizadas comparativamente à norma NBR ISO/IEC 12207: Tecnologia da informação - Processos de Ciclo de Vida de Software (o qual define um modelo de referência para processos de ciclo de vida de software, bem como uma taxonomia para processos de software), foi atestado que o ipPROCESS não cobre o conjunto de processos fundamentais desta norma, apenas prevendo o desenvolvimento de um projeto, sem a negociação, concepção, fornecimento e manutenção do IP-core. Desta forma, este trabalho propõe a estruturação do ipPROCESS como conjunto de processos para o funcionamento da organização, focando na definição e incorporação dos processos fundamentais ao fluxo, para contemplar desde a negociação do produto com o cliente, passando pelo seu desenvolvimento, operação, distribuição e manutenção

Na atualidade, as redes públicas de comunicação de dados representam uma nova oportunidade para a aplicação das tecnologias IEEE 802 (baseadas na tecnologia Ethernet). Tanto nas redes de acesso, como nas redes metropolitanas e de núcleo, existe uma crescente demanda pela instalação de equipamentos com grande número de interfaces Ethernet. Em alguns casos, opta-se por equipamentos capazes de emular os serviços das tecnologias legadas ATM/SDH sobre Ethernet e viceversa. Nesse sentido, novos protocolos e novas formas de transmissão de dados utilizando a tecnologia Ethernet estão surgindo para consolidar a convergência das redes de comutação de circuitos (infraestrutúra legada) e as redes de comutação de pacotes; com a ideia de constituir uma rede mais homogênea, flexível e de baixo custo. Um claro exemplo é a adessão dos protocolos de Operação, Administração e Manuntenção (OAM) nas redes Ethernet, os quais permitem um nível de controle semelhante ao de tecnologias como ATM e SDH. OAM possibilita a monitoração de falhas na rede, a configuração e o acompanhamento dos eventos de segurança, assim como também a contabilização de tráfego por assinante; permitindo desta forma o atendimento de diferentes SLAs (Service-Level Agreements) de clientes. Para que isto seja uma realidade, é muito importante reforçar o controle da borda que delimita a rede do cliente final da rede pública. Com esse fim, estão surgindo normas como a IEEE P802.1aj, que define um dispositivo de demarcação de rede que serve como entidade controladora de serviços entre o provedor e o cliente final; sendo sua principal característica o suporte OAM no enlace com o provedor de serviços. Este dispositivo - conhecido comercialmente como Ethernet Demarcation Device (EDD)- é o foco do presente trabalho. Este trabalho tem como objetivo principal desenvolver arquiteturas System-on-a-Programable Chip (SoPC) para um EDD de duas portas, partindo do desenvolvimento de módulos de propriedade intelectual (IP). Foram projetadas duas arquiteturas de EDD, as quais permitem o encaminhamento de pacotes entre duas portas Ethernet e incorporam um processador MicroBlaze para implementação Software do protocolo OAM, segundo a norma IEEE 802.3ah. Como resultado, foram elaborados 7 módulos IP: Módulo Fast Ethernet MAC (FEMAC), Módulo Gigabit Ethernet MAC (GEMAC), Módulo Packet FIFO, Módulo OAM Ethernet, Módulo MII Managment (MIIM), Módulo PHY Ethernet PCS/PMA 1000Base-X (PHY1000X) e Módulo Bit-Error Rate Tester (BERT). Todos os módulos foram descritos em VHDL e logo sintetizados para um dispositivo FPGA da família Virtex-II Pro da Xilinx, quanto para standard-cells utilizando a tecnologia CMOS AMS 0.35μm únicamente nos Módulos FEMAC e GEMAC. Os resultados de síntese mostram que o Módulo MIIM e o Módulo PHY1000X possuim um melhor aproveitamento de recursos de área que seus equivalentes disponíveis no OpenCores e no CoreGen da Xilinx, respectivamente. As arquiteturas SoPC foram prototipadas sobre a placa de desenvolvimento AVNET Virtex-II Pro, a qual permite comunicação com dispositivos de rede através de interfaces elétricas e ópticas. Finalmente, é proposta uma metodologia de validação física das arquiteturas alvo para estas atenderem o regime de vazão máxima (1Gbit/s ou 100Mbit/s), assim como também testes de conformidade como os definidos pela norma IEEE 802.3. / Nowadays, public networks represent a new opportunity for the application of IEEE 802 technologies, which have their basis on Ethernet Technology. In both Access and Metropolitan and Core networks there is a growing demand for the installation of equipments with a large number of Ethernet interfaces. In some cases, equipments capable of emulating the services of the ATM/SDH legacy technologies over Ethernet (and vice versa) are chosen. In this manner, new protocols and data transmission forms using Ethernet technology are emerging in order to consolidate the convergence of circuit switching networks (traditional infrastructure) and packet switching networks; with the common objetive of constituting a more uniform, flexible, low-cost network. A good example is the incorporation of Operation, Administration and Maintenance (OAM) protocols in Ethernet networks, which allow a control level similar to that one of technologies such as ATM and SDH. OAM allows the monitoring of network fails, the configuration and tracking the security events, as well as the counting of traffic per client in a way that permits to attend several SLAs (Service-Level Agreements). In order to bring this to reality, it is critical to reinforce the control of the edge which limits the client network from the public networks. With this aim, standards such as IEEE P802.1aj are emerging; this standard defines a network demarcation device, which is used as a service controlling entity between the provider and the end customer, having as main feature the OAM support in the link with the service provider. This work is focused on this device, commercially known as Ethernet Demarcation Device (EDD). The principal objective of this work is to develop SoPC (System-on-a-Programable chip) architectures for an EDD, starting from the development of Intellectual Property Cores (IP). Two EDD architectures were designed, which allow the packet forwarding between two Ethernet interfaces and incorporate a Soft processor Microblaze for the SW implementation of the OAM protocol according to the standard IEEE802.3ah. As a result, eight IP cores were elaborated: Soft IP Core Fast Ethernet MAC (FEMAC), Soft IP Core Gigabit Ethernet MAC (GEMAC), Soft IP Core Packet FIFO, Soft IP Core OAM Ethernet, Soft IP Core MII Managment (MIIM), Soft IP Core PHY Ethernet PCS/PMA 1000Base-X (PHY1000X) and the Soft IP Core Bit-Error Rate Tester (BERT). All IP modules were described in VHDL and then synthesized for the FPGA Xilinx Virtex-II Pro device, as well as for standard-cells using the CMOS AMS 0.35um technology for the modules FEMAC and GEMAC. The synthesis results show that the module MIIM and module PHY1000X have a better use of the area resources than the ones available in OpenCores and CoreGen of Xilinx respectively. The SoPC architectures were prototyped on AVNET Virtex-II Pro Development kit Board, which allows communication with network devices through electrical and optical interfaces. Finally, we propose a validation methodology of both architecture so these are able to attend a maximum throughput regimen (1Gbit/s ou 100Mbit/s), as well as appropriate levels of approval with what standard IEEE 802.3 defines.

Na atualidade, as redes públicas de comunicação de dados representam uma nova oportunidade para a aplicação das tecnologias IEEE 802 (baseadas na tecnologia Ethernet). Tanto nas redes de acesso, como nas redes metropolitanas e de núcleo, existe uma crescente demanda pela instalação de equipamentos com grande número de interfaces Ethernet. Em alguns casos, opta-se por equipamentos capazes de emular os serviços das tecnologias legadas ATM/SDH sobre Ethernet e viceversa. Nesse sentido, novos protocolos e novas formas de transmissão de dados utilizando a tecnologia Ethernet estão surgindo para consolidar a convergência das redes de comutação de circuitos (infraestrutúra legada) e as redes de comutação de pacotes; com a ideia de constituir uma rede mais homogênea, flexível e de baixo custo. Um claro exemplo é a adessão dos protocolos de Operação, Administração e Manuntenção (OAM) nas redes Ethernet, os quais permitem um nível de controle semelhante ao de tecnologias como ATM e SDH. OAM possibilita a monitoração de falhas na rede, a configuração e o acompanhamento dos eventos de segurança, assim como também a contabilização de tráfego por assinante; permitindo desta forma o atendimento de diferentes SLAs (Service-Level Agreements) de clientes. Para que isto seja uma realidade, é muito importante reforçar o controle da borda que delimita a rede do cliente final da rede pública. Com esse fim, estão surgindo normas como a IEEE P802.1aj, que define um dispositivo de demarcação de rede que serve como entidade controladora de serviços entre o provedor e o cliente final; sendo sua principal característica o suporte OAM no enlace com o provedor de serviços. Este dispositivo - conhecido comercialmente como Ethernet Demarcation Device (EDD)- é o foco do presente trabalho. Este trabalho tem como objetivo principal desenvolver arquiteturas System-on-a-Programable Chip (SoPC) para um EDD de duas portas, partindo do desenvolvimento de módulos de propriedade intelectual (IP). Foram projetadas duas arquiteturas de EDD, as quais permitem o encaminhamento de pacotes entre duas portas Ethernet e incorporam um processador MicroBlaze para implementação Software do protocolo OAM, segundo a norma IEEE 802.3ah. Como resultado, foram elaborados 7 módulos IP: Módulo Fast Ethernet MAC (FEMAC), Módulo Gigabit Ethernet MAC (GEMAC), Módulo Packet FIFO, Módulo OAM Ethernet, Módulo MII Managment (MIIM), Módulo PHY Ethernet PCS/PMA 1000Base-X (PHY1000X) e Módulo Bit-Error Rate Tester (BERT). Todos os módulos foram descritos em VHDL e logo sintetizados para um dispositivo FPGA da família Virtex-II Pro da Xilinx, quanto para standard-cells utilizando a tecnologia CMOS AMS 0.35μm únicamente nos Módulos FEMAC e GEMAC. Os resultados de síntese mostram que o Módulo MIIM e o Módulo PHY1000X possuim um melhor aproveitamento de recursos de área que seus equivalentes disponíveis no OpenCores e no CoreGen da Xilinx, respectivamente. As arquiteturas SoPC foram prototipadas sobre a placa de desenvolvimento AVNET Virtex-II Pro, a qual permite comunicação com dispositivos de rede através de interfaces elétricas e ópticas. Finalmente, é proposta uma metodologia de validação física das arquiteturas alvo para estas atenderem o regime de vazão máxima (1Gbit/s ou 100Mbit/s), assim como também testes de conformidade como os definidos pela norma IEEE 802.3. / Nowadays, public networks represent a new opportunity for the application of IEEE 802 technologies, which have their basis on Ethernet Technology. In both Access and Metropolitan and Core networks there is a growing demand for the installation of equipments with a large number of Ethernet interfaces. In some cases, equipments capable of emulating the services of the ATM/SDH legacy technologies over Ethernet (and vice versa) are chosen. In this manner, new protocols and data transmission forms using Ethernet technology are emerging in order to consolidate the convergence of circuit switching networks (traditional infrastructure) and packet switching networks; with the common objetive of constituting a more uniform, flexible, low-cost network. A good example is the incorporation of Operation, Administration and Maintenance (OAM) protocols in Ethernet networks, which allow a control level similar to that one of technologies such as ATM and SDH. OAM allows the monitoring of network fails, the configuration and tracking the security events, as well as the counting of traffic per client in a way that permits to attend several SLAs (Service-Level Agreements). In order to bring this to reality, it is critical to reinforce the control of the edge which limits the client network from the public networks. With this aim, standards such as IEEE P802.1aj are emerging; this standard defines a network demarcation device, which is used as a service controlling entity between the provider and the end customer, having as main feature the OAM support in the link with the service provider. This work is focused on this device, commercially known as Ethernet Demarcation Device (EDD). The principal objective of this work is to develop SoPC (System-on-a-Programable chip) architectures for an EDD, starting from the development of Intellectual Property Cores (IP). Two EDD architectures were designed, which allow the packet forwarding between two Ethernet interfaces and incorporate a Soft processor Microblaze for the SW implementation of the OAM protocol according to the standard IEEE802.3ah. As a result, eight IP cores were elaborated: Soft IP Core Fast Ethernet MAC (FEMAC), Soft IP Core Gigabit Ethernet MAC (GEMAC), Soft IP Core Packet FIFO, Soft IP Core OAM Ethernet, Soft IP Core MII Managment (MIIM), Soft IP Core PHY Ethernet PCS/PMA 1000Base-X (PHY1000X) and the Soft IP Core Bit-Error Rate Tester (BERT). All IP modules were described in VHDL and then synthesized for the FPGA Xilinx Virtex-II Pro device, as well as for standard-cells using the CMOS AMS 0.35um technology for the modules FEMAC and GEMAC. The synthesis results show that the module MIIM and module PHY1000X have a better use of the area resources than the ones available in OpenCores and CoreGen of Xilinx respectively. The SoPC architectures were prototyped on AVNET Virtex-II Pro Development kit Board, which allows communication with network devices through electrical and optical interfaces. Finally, we propose a validation methodology of both architecture so these are able to attend a maximum throughput regimen (1Gbit/s ou 100Mbit/s), as well as appropriate levels of approval with what standard IEEE 802.3 defines.

Na atualidade, as redes públicas de comunicação de dados representam uma nova oportunidade para a aplicação das tecnologias IEEE 802 (baseadas na tecnologia Ethernet). Tanto nas redes de acesso, como nas redes metropolitanas e de núcleo, existe uma crescente demanda pela instalação de equipamentos com grande número de interfaces Ethernet. Em alguns casos, opta-se por equipamentos capazes de emular os serviços das tecnologias legadas ATM/SDH sobre Ethernet e viceversa. Nesse sentido, novos protocolos e novas formas de transmissão de dados utilizando a tecnologia Ethernet estão surgindo para consolidar a convergência das redes de comutação de circuitos (infraestrutúra legada) e as redes de comutação de pacotes; com a ideia de constituir uma rede mais homogênea, flexível e de baixo custo. Um claro exemplo é a adessão dos protocolos de Operação, Administração e Manuntenção (OAM) nas redes Ethernet, os quais permitem um nível de controle semelhante ao de tecnologias como ATM e SDH. OAM possibilita a monitoração de falhas na rede, a configuração e o acompanhamento dos eventos de segurança, assim como também a contabilização de tráfego por assinante; permitindo desta forma o atendimento de diferentes SLAs (Service-Level Agreements) de clientes. Para que isto seja uma realidade, é muito importante reforçar o controle da borda que delimita a rede do cliente final da rede pública. Com esse fim, estão surgindo normas como a IEEE P802.1aj, que define um dispositivo de demarcação de rede que serve como entidade controladora de serviços entre o provedor e o cliente final; sendo sua principal característica o suporte OAM no enlace com o provedor de serviços. Este dispositivo - conhecido comercialmente como Ethernet Demarcation Device (EDD)- é o foco do presente trabalho. Este trabalho tem como objetivo principal desenvolver arquiteturas System-on-a-Programable Chip (SoPC) para um EDD de duas portas, partindo do desenvolvimento de módulos de propriedade intelectual (IP). Foram projetadas duas arquiteturas de EDD, as quais permitem o encaminhamento de pacotes entre duas portas Ethernet e incorporam um processador MicroBlaze para implementação Software do protocolo OAM, segundo a norma IEEE 802.3ah. Como resultado, foram elaborados 7 módulos IP: Módulo Fast Ethernet MAC (FEMAC), Módulo Gigabit Ethernet MAC (GEMAC), Módulo Packet FIFO, Módulo OAM Ethernet, Módulo MII Managment (MIIM), Módulo PHY Ethernet PCS/PMA 1000Base-X (PHY1000X) e Módulo Bit-Error Rate Tester (BERT). Todos os módulos foram descritos em VHDL e logo sintetizados para um dispositivo FPGA da família Virtex-II Pro da Xilinx, quanto para standard-cells utilizando a tecnologia CMOS AMS 0.35μm únicamente nos Módulos FEMAC e GEMAC. Os resultados de síntese mostram que o Módulo MIIM e o Módulo PHY1000X possuim um melhor aproveitamento de recursos de área que seus equivalentes disponíveis no OpenCores e no CoreGen da Xilinx, respectivamente. As arquiteturas SoPC foram prototipadas sobre a placa de desenvolvimento AVNET Virtex-II Pro, a qual permite comunicação com dispositivos de rede através de interfaces elétricas e ópticas. Finalmente, é proposta uma metodologia de validação física das arquiteturas alvo para estas atenderem o regime de vazão máxima (1Gbit/s ou 100Mbit/s), assim como também testes de conformidade como os definidos pela norma IEEE 802.3. / Nowadays, public networks represent a new opportunity for the application of IEEE 802 technologies, which have their basis on Ethernet Technology. In both Access and Metropolitan and Core networks there is a growing demand for the installation of equipments with a large number of Ethernet interfaces. In some cases, equipments capable of emulating the services of the ATM/SDH legacy technologies over Ethernet (and vice versa) are chosen. In this manner, new protocols and data transmission forms using Ethernet technology are emerging in order to consolidate the convergence of circuit switching networks (traditional infrastructure) and packet switching networks; with the common objetive of constituting a more uniform, flexible, low-cost network. A good example is the incorporation of Operation, Administration and Maintenance (OAM) protocols in Ethernet networks, which allow a control level similar to that one of technologies such as ATM and SDH. OAM allows the monitoring of network fails, the configuration and tracking the security events, as well as the counting of traffic per client in a way that permits to attend several SLAs (Service-Level Agreements). In order to bring this to reality, it is critical to reinforce the control of the edge which limits the client network from the public networks. With this aim, standards such as IEEE P802.1aj are emerging; this standard defines a network demarcation device, which is used as a service controlling entity between the provider and the end customer, having as main feature the OAM support in the link with the service provider. This work is focused on this device, commercially known as Ethernet Demarcation Device (EDD). The principal objective of this work is to develop SoPC (System-on-a-Programable chip) architectures for an EDD, starting from the development of Intellectual Property Cores (IP). Two EDD architectures were designed, which allow the packet forwarding between two Ethernet interfaces and incorporate a Soft processor Microblaze for the SW implementation of the OAM protocol according to the standard IEEE802.3ah. As a result, eight IP cores were elaborated: Soft IP Core Fast Ethernet MAC (FEMAC), Soft IP Core Gigabit Ethernet MAC (GEMAC), Soft IP Core Packet FIFO, Soft IP Core OAM Ethernet, Soft IP Core MII Managment (MIIM), Soft IP Core PHY Ethernet PCS/PMA 1000Base-X (PHY1000X) and the Soft IP Core Bit-Error Rate Tester (BERT). All IP modules were described in VHDL and then synthesized for the FPGA Xilinx Virtex-II Pro device, as well as for standard-cells using the CMOS AMS 0.35um technology for the modules FEMAC and GEMAC. The synthesis results show that the module MIIM and module PHY1000X have a better use of the area resources than the ones available in OpenCores and CoreGen of Xilinx respectively. The SoPC architectures were prototyped on AVNET Virtex-II Pro Development kit Board, which allows communication with network devices through electrical and optical interfaces. Finally, we propose a validation methodology of both architecture so these are able to attend a maximum throughput regimen (1Gbit/s ou 100Mbit/s), as well as appropriate levels of approval with what standard IEEE 802.3 defines.