Šiame darbe tiriama, kaip kinta procesorinių komponentų (ALU įrenginio, duomenų registro, instrukcijų registro bei programos skaitiklio registro) techniniai parametrai keičiant procesoriaus apdorojamos informacijos dydį bitais. Su Synopsys programine įranga buvo susintezuoti komponentų VHDL programavimo kalba parašyti aprašai, taip gaunant apytikrius procesorinių komponentų techninius parametrus (kristalo plotas, schemai realizuoti reikalingas elementų kiekis, schemos vidinis galingumas). Šiam tikslui buvo susintezuoti procesoriniai komponentai, kurie apdorja 8, 16, 32 ir 64 bitų ilgio duomenis. Tai dažniausiai sutinkami duomenų ilgiai, su kuriais tenka susidurti dabartiniams procesoriams. Iš gautų sintezės rezultatų padaryta išvada, kad keičiant apdorojamų duomenų ilgį bitais galima preliminariai numatyti susintezuotos schemos kristalo plotą, schemai realizuoti reikalingą loginių elementų kiekį, vidinį schemos galingumą. Buvo nustatyta, kad didėjant apdorojamos informacijos kiekiui, padidėja įrenginių, kurie galėtų apdoroti šią informaciją, kristalo plotas, jiems realizuoti reikalingas loginių elementų kiekis bei vidinis galingumas. / This work examines how the change of processed data length influence the technical parameters of processor’s components such as arithmetic logic unit (ALU), data registers, instruction registers and program counter registers. It was done by using Synopsis software which enabled the synthesis of the needed components. The synthesis results showed information about occupied area, the number of cells and the internal voltage of the synthesised scheme. There were chosen the most common length of processed data (8, 16, 32 and 64 bit). The results of synthesis showed, that it is possible to predict the results of synthesis by changing the length of the processed data. The longer word of information must be processed by components, the larger area is needed for implementation of the processor components, more logical element are needed to implement the components and the greater internal voltage of the scheme will be.
| Identifer | oai:union.ndltd.org:LABT_ETD/oai:elaba.lt:LT-eLABa-0001:E.02~2007~D_20070816_143910-11388 |
| Date | 16 August 2007 |
| Creators | Garliauskas, Andrius |
| Contributors | Jokužis, Vytautas, Jusas, Vacius, Bareiša, Eduardas, Kazanavičius, Egidijus, Šeinauskas, Rimantas, Ziberkas, Giedrius, Damaševičius, Robertas, Kaunas University of Technology |
| Publisher | Lithuanian Academic Libraries Network (LABT), Kaunas University of Technology |
| Source Sets | Lithuanian ETD submission system |
| Language | Lithuanian |
| Detected Language | English |
| Type | Master thesis |
| Format | application/pdf |
| Source | http://vddb.library.lt/obj/LT-eLABa-0001:E.02~2007~D_20070816_143910-11388 |
| Rights | Unrestricted |
Page generated in 0.0022 seconds