Companies developing integrated circuits are expected to enhance their products’ performance at every new release, while reducing size and power consumption. The demand for more elaborate and diverse functionality, together with a reduced time-to-market, irremediably raises costs and increases the probability of bugs. Even high-performance ASICs are not immune: the complexity of the design flow implies significant non-recurring engineering and production costs. Similar challenges affect the FPGA design flow, where the allocation of programmable logic requires considerable engineering effort. Moreover, due to the limited visibility of internal operations, isolating and back-tracing malfunctions are open challenges. Ericsson AB is exploring novel approaches to deal with this complex ecosystem.This thesis investigates the feasibility and the benefits of a flexible design approach, by developing and characterizing a Proof-of-Concept (PoC) transceiver handler for highspeed link applications. The flexibility lies in the software-based controller, exploited to handle the reset and dynamic reconfiguration of a transceiver physical layer (PHY). The objective of the software implementation is to simplify error detection and on-the-fly modification compared to a traditional HW-based controller. The firmware, running on a Nios II soft-core processor, drives the control signals while monitoring the transceiver’s status. Unexpected synchronization losses are handled by a dedicated Interrupt Service Routine.The correct HW/SW interaction has been tested through simulation, whereas the software profiling proves that the timing requirements are met (only 167µs are spent on the reset sequence). Finally, the PoC has been benchmarked against an analogous system with a traditional HW-based controller, to evaluate the drawbacks of the introduction of a soft-core processor (in terms of logic utilization and power consumption).Despite the promising engineering effort reduction, further research is required to scale up the system and move from the PoC stage towards product release. / Företag som utvecklar integrerade kretsar förväntas öka prestandan i nya produkter, och samtidigt reducera storlek samt effektförbrukning. Efterfrågan på mer komplicerad funktionalitet, tillsammans med förkortad time-to-market, orsakar oundvikligen högre kostnader och ökad sannolikhet för buggar. Även högprestererande ASICs drabbas av detta: det komplicerade designflödet resulterar i signifikanta engångskostnader för teknisk utveckling samt tillverkning. Liknande utmaningar påverkar designflödet hos FPGA:er, där allokeringen av programmerbar logik kräver påtagligt utvecklingsarbete. Eftersom insynen i interna operationer är begränsad är isolation och spårning av fel aktuella utmaningar. Ericsson AB utforskar nya tillvägagångssätt för att hantera sådana komplexa ekosystem.Det här examensarbetet undersöker genomförbarheten och fördelarna med ett flexibelt tillvägagångssätt för design, genom utveckling och karaktärisering av ett konceptbevis för en transceiver-hanterare för höghastighetslänkar. Flexibiliteten realiseras med en mjukvarubaserad kontroller som används för att hantera återställningssignaler och dynamisk rekonfigurering av en transceiver (PHY). Målet med mjukvaruimplementationen är att förenkla feldetektion samt modifikation i realtid, jämfört med en traditionell hårdvarubaserad kontroller. Mjukvaran, som körs på en Nios II soft-coreprocessor, driver styrsignaler och övervakar transceiverns status. Oväntade synkroniseringsförluster hanteras av en dedikerad avbrottshanteringsrutin. Simulationer har gjorts för att testa korrekt interaktion mellan hårdvara och mjukbara. Profilering av mjukvara visar att timingkraven uppfylls (återställningssekvensen tar endast 167 µs). Avslutningsvis har konceptbeviset jämförts med ett likvärdigt hårdvarubaserat system för att utvärdera nackdelarna med introduktionen av Nios II (vad gäller resursanvändningen och effektförbrukningen).Trots lovande resultat är den begränsade detaljnivån i konceptbeviset en tydlig begränsning. Vidare arbete måste göras för att skala upp systemet och generalisera det här nya tillvägagångssättet.
| Identifer | oai:union.ndltd.org:UPSALLA1/oai:DiVA.org:kth-251809 |
| Date | January 2018 |
| Creators | Ranco, Annarita |
| Publisher | KTH, Skolan för elektroteknik och datavetenskap (EECS) |
| Source Sets | DiVA Archive at Upsalla University |
| Language | English |
| Detected Language | English |
| Type | Student thesis, info:eu-repo/semantics/bachelorThesis, text |
| Format | application/pdf |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | TRITA-EECS-EX ; 2018:60 |
Page generated in 0.0154 seconds