Depuis l’apparition du circuit intégré, la performance des dispositifs semi-conducteurs est reliée à leur miniaturisation via le développement de procédés spécifiques tels que la lithographie. Néanmoins, la réduction des dimensions des dispositifs aux échelles nanométriques rend les étapes de patterning de plus en plus complexes et coûteuses (EUV, gestion de plusieurs passes de masque par couche et erreur de placement du/des masque(s) …) et pousse les fabricants de puces à se tourner vers des méthodes alternatives. Dans le but de réduire les coûts de fabrication des circuits intégrés, une approche bottom-up reposant sur l’utilisation de procédés de dépôts sélectifs est désormais envisagée, au détriment des approches conventionnelles top-down basées sur les procédés de lithographie. La solution de dépôt par couche atomique (ALD) est une technique appropriée pour le développement d’un procédé sélectif en raison de sa très grande sensibilité à la chimie de surface. Ce procédé est appelé dépôt sélectif de zone (ASD pour Area Selective Deposition). Il est basé sur un traitement spécifique d'activation ou de désactivation des réactions chimiques de surface avec le précurseur et/ou le réactif en mode ALD. Ces modifications de réactivité peuvent être obtenues en utilisant une couche de germination (activation) ou des groupes organiques tels que des monocouches auto-assemblées (SAM) (désactivation). Une autre voie est de tirer parti du retard inhérent à la croissance (ou temps d’incubation) sur différents substrats. Dans cette thèse, nous avons développé un nouveau procédé ASD d’oxyde métallique en combinant un dépôt de couche atomique et une étape de gravure qui permet de bloquer la croissance sur substrat à base de silicium (Si, SiO2 et SiN) versus un substrat métallique (TiN). L'étape de gravure est réalisée par addition de NF3 dans un plasma d'oxygène tous les n cycles du procédé PEALD. Nous avons utilisé ce procédé pour le dépôt de deux oxydes actuellement à l'étude pour les applications de mémoires résistives non-volatiles : Ta2O5 et TiO2. Le but des dépôts sélectifs pour l'application mémoire est de réaliser des points mémoires localisés métal/isolant/métal en intégration 3D verticale dite VRRAM. / At advanced nodes, lithography starts to dominate the wafer cost (EUV, managing multiple mask passes per layer and pattern placement error….). Therefore, complementary techniques are needed to continue extreme scaling and extend Moore’s law. Selective deposition and etching is one of them because they can be used to increase and enhance patterning capabilities at very low cost. From all the different deposition processes, Atomic Layer Deposition (ALD) is maybe the most suitable technique to develop a selective process due to its very good coverage property and its high surface sensitivity. This process is called Area Selective Deposition and is a selective deposition process for bottom-up construction It is usually based on a specific surface activation or deactivation treatment in order to activate or limit / inhibit chemical reactions with the ALD precursor / reactant. This surface modifications are usually obtained by using seed layer (activation) or organic groups such as Self-Assembled Monolayers (SAM) (deactivation). Another pathway for selective area deposition with ALD is to take advantage of the inherent substrate-dependent growth initiation: this is inherent selectivity based on difference of nucleation delay. In this thesis, we have proposed a new ASD process of thin oxide by combining atomic layer deposition and etching step (super-cycle) for a 3D Vertical RAM integration. This allows the selective growth of a thin oxide on a metal substrate without deposition on an insulator and/or a semi-conductor substrate(s). The etching step is achieved by NF3 addition in an oxygen plasma every n cycles of the PEALD process allowing (1) to etch the oxide layer on Si and/or SiO2 surface while keeping few nanometers of oxide on TiN substrate and (2) to passivate this two surfaces and to add a new incubation time on Si or SiO2 substrates. We used this process for the deposition of two oxides that are currently under study for non-volatile resistive memories applications: Ta2O5 and TiO2. The intention for memory application is to realize a crosspoint memory in Back-End level from a pattern area or a trench area without the photolithography step.
| Identifer | oai:union.ndltd.org:theses.fr/2018GREAT073 |
| Date | 05 October 2018 |
| Creators | Vallat, Rémi |
| Contributors | Grenoble Alpes, Vallée, Christophe |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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