Este trabalho apresenta um estudo do efeito do substrato em transistores SOI de camada de silício e óxido enterrado ultrafinos (Ultra Thin Body and Buried Oxide - UTBB). A análise do trabalho foi realizada baseando-se em modelos teóricos, simulações numéricas e medidas experimentais. Experimentalmente pode-se notar que a presença do plano de terra (Ground Plane, GP) abaixo do óxido enterrado elimina e/ou minimiza alguns efeitos indesejados do substrato, tais como a variação do potencial na terceira interface (óxido enterrado/substrato). A densidade de armadilhas de interfaces (Nit) foi um parâmetro importante no ajuste da simulação para se obter curvas de corrente de dreno (IDS) em função da tensão de porta (VGF) e em função da tensão de substrato (VGB) similares às experimentais. As densidades de armadilhas de interface da primeira e da segunda interface foram ajustadas para o valor de 2x1011eV-1cm-2 depois de analisadas as curvas experimentais. Assim, a partir dessas simulações pode-se notar que o modelo usado no simulador era compatível com os resultados experimentais, com erro menor que 10%. Observou-se que o modelo analítico de efeito do substrato proposto por Martino et al. para transistores SOI totalmente depletados com camadas de silício mais espessas (acima de 40 nm) pode ser utilizado para dispositivos UTBB SOI de canal longo (10 m) até a segunda interface (camada de silício/óxido enterrado) entrar em inversão, quando o modelo perde a validade. Utilizando o modelo analítico também foi possível determinar os valores de tensão de substrato máximo (VGBmax) e mínimo (VGBmin), que determinam a tensão que, aplicada no substrato, mudam o estado da terceira interface de inversão para depleção (VGBmin) e de depleção para acumulação (VGBmax). Os valores de VGBmax variaram de 0,57 V à 0,75 V e os de VGBmin de -0,08 V à -3,39 V. O modelo analítico utilizado tem uma concordância ainda maior (menor que 10%) para transistores de canal curto (L=70 nm) em relação ao de canal longo (L=10m), provavelmente devido ao acoplamento eletroestático de fonte/dreno e 6 canal que posterga a formação da camada de inversão da terceira interface, ampliando a faixa de validade do mesmo. Por meio das simulações numéricas também foi possível analisar a concentração de elétrons ao longo do canal do transistor. Observou-se que a condição de polarização da terceira interface (óxido enterrado/substrato) tem grande influência no comportamento da segunda interface (camada de Silício/óxido enterrado) e da primeira (óxido de porta/camada de Silício) nos transistores UTBB SOI. Quando a terceira interface (óxido enterrado/substrato) está em acumulação, a primeira interface possui uma concentração de elétrons menor que a segunda interface, caracterizando assim, uma condução maior pela segunda interface. O simulador também foi utilizado para analisar o potencial interno do transistor ao longo da profundidade. Foram feitas simulações com e sem GP e variando-se a temperatura de operação dos transistores. Foi observado que quanto maior a temperatura de operação, os efeitos do substrato são minimizados devido à diminuição do nível de Fermi. Com a presença do GP a queda de potencial no substrato é praticamente zero enquanto nos dispositivos sem GP variam entre 0,2V e 0,6V. Como nos dispositivos com GP a queda do potencial no substrato é praticamente zero, a queda nos óxidos aumentou em relação aos dispositivos sem GP, podendo causar problemas de confiabilidade. / This work presents a study of the substrate effect on Ultra Thin Body and Buried Oxide (UTBB) SOI transistors. The work analysis was performed based on theoretical models, numerical simulations and experimental measurements. Experimentally, it is possible to notice that the presence of the ground plane implantation (GP) below the buried oxide eliminates and/or minimizes some undesirable effects of the substrate, as the variation of potential drop on third interface (buried oxide/substrate). The interface trap density (Nit) was an important parameter on simulation adjustment to obtain drain current curves as function of front gate bias and back gate bias close to the experimental. The interface trap density of the front and back interface were adjusted to the value of 2x10¹¹ e V-1 cm-2 after the experimental curves were analyzed. So from these simulations, it can be verified that the model used in the simulator was compatible with the experimental results, with error < 10%. It is noted that the analytic model proposed by Martino et al. to analyze the substrate effect for fully depleted SOI transistor with thicker silicon thickness (above 40 nm) is useful for UTBB SOI devices with long channel (L=10 m) until the back interface reach the inversion, when the model is no longer valid. Using the analytic model, it was also possible to determine the values of VGBmax and VGBmin, which represents the back voltage required to change de third interface from inversion to depletion mode (VGBmin), and the depletion to accumulation mode (VGBmax). The value of VGBmax ranged from 0,57 V to 0,75 V and for VGBmin ranged from -0,08 V to -3,39 V. The analytic model has more agreement for short channel (L = 70nm) transistor than the longer one (L = 10m), probably due to the electrostatic coupling between de drain/source and the channel that delays the formation of inversion channel on third interface extending the validity range of the model. By the numerical simulation, it was possible to analyze the electron concentration along the transistor. It was observed that the mode of the third 8 interface influences directly the condition of the back and front interfaces on UTBB SOI transistor. When the third interface is in accumulation mode, the front interface has an electron concentration lower than the back interface, so the current flows mainly on the back interface. This makes the value of the front threshold voltage is less than the analytic model, once the model is valid only if while the back interface is on depletion mode. The numerical simulation was also used to analyze the potential drop on SOI transistor. Simulation was performed with and without GP and varying the temperature. It was observed that for higher temperature, the substrate effect was minimized dur to the decrease of the Fermi level towards the mid-band. With GP, the substrate potential drop is almost zero, while on devices without GP it changes from 0,2 V to 0,6 V For devices with GP the potential, as the drop on substrate is almost zero, the potential drop on front and buried oxide increases, which can causes reliability problems.
| Identifer | oai:union.ndltd.org:IBICT/oai:teses.usp.br:tde-25112014-113910 |
| Date | 07 February 2014 |
| Creators | Vitor Tatsuo Itocazu |
| Contributors | João Antonio Martino, Salvador Pinillos Gimenez, Sebastião Gomes dos Santos Filho |
| Publisher | Universidade de São Paulo, Engenharia Elétrica, USP, BR |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da USP, instname:Universidade de São Paulo, instacron:USP |
| Rights | info:eu-repo/semantics/openAccess |
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