Este trabalho apresenta um estudo do efeito do substrato em transistores SOI de camada de silício e óxido enterrado ultrafinos (Ultra Thin Body and Buried Oxide - UTBB). A análise do trabalho foi realizada baseando-se em modelos teóricos, simulações numéricas e medidas experimentais. Experimentalmente pode-se notar que a presença do plano de terra (Ground Plane, GP) abaixo do óxido enterrado elimina e/ou minimiza alguns efeitos indesejados do substrato, tais como a variação do potencial na terceira interface (óxido enterrado/substrato). A densidade de armadilhas de interfaces (Nit) foi um parâmetro importante no ajuste da simulação para se obter curvas de corrente de dreno (IDS) em função da tensão de porta (VGF) e em função da tensão de substrato (VGB) similares às experimentais. As densidades de armadilhas de interface da primeira e da segunda interface foram ajustadas para o valor de 2x1011eV-1cm-2 depois de analisadas as curvas experimentais. Assim, a partir dessas simulações pode-se notar que o modelo usado no simulador era compatível com os resultados experimentais, com erro menor que 10%. Observou-se que o modelo analítico de efeito do substrato proposto por Martino et al. para transistores SOI totalmente depletados com camadas de silício mais espessas (acima de 40 nm) pode ser utilizado para dispositivos UTBB SOI de canal longo (10 m) até a segunda interface (camada de silício/óxido enterrado) entrar em inversão, quando o modelo perde a validade. Utilizando o modelo analítico também foi possível determinar os valores de tensão de substrato máximo (VGBmax) e mínimo (VGBmin), que determinam a tensão que, aplicada no substrato, mudam o estado da terceira interface de inversão para depleção (VGBmin) e de depleção para acumulação (VGBmax). Os valores de VGBmax variaram de 0,57 V à 0,75 V e os de VGBmin de -0,08 V à -3,39 V. O modelo analítico utilizado tem uma concordância ainda maior (menor que 10%) para transistores de canal curto (L=70 nm) em relação ao de canal longo (L=10m), provavelmente devido ao acoplamento eletroestático de fonte/dreno e 6 canal que posterga a formação da camada de inversão da terceira interface, ampliando a faixa de validade do mesmo. Por meio das simulações numéricas também foi possível analisar a concentração de elétrons ao longo do canal do transistor. Observou-se que a condição de polarização da terceira interface (óxido enterrado/substrato) tem grande influência no comportamento da segunda interface (camada de Silício/óxido enterrado) e da primeira (óxido de porta/camada de Silício) nos transistores UTBB SOI. Quando a terceira interface (óxido enterrado/substrato) está em acumulação, a primeira interface possui uma concentração de elétrons menor que a segunda interface, caracterizando assim, uma condução maior pela segunda interface. O simulador também foi utilizado para analisar o potencial interno do transistor ao longo da profundidade. Foram feitas simulações com e sem GP e variando-se a temperatura de operação dos transistores. Foi observado que quanto maior a temperatura de operação, os efeitos do substrato são minimizados devido à diminuição do nível de Fermi. Com a presença do GP a queda de potencial no substrato é praticamente zero enquanto nos dispositivos sem GP variam entre 0,2V e 0,6V. Como nos dispositivos com GP a queda do potencial no substrato é praticamente zero, a queda nos óxidos aumentou em relação aos dispositivos sem GP, podendo causar problemas de confiabilidade. / This work presents a study of the substrate effect on Ultra Thin Body and Buried Oxide (UTBB) SOI transistors. The work analysis was performed based on theoretical models, numerical simulations and experimental measurements. Experimentally, it is possible to notice that the presence of the ground plane implantation (GP) below the buried oxide eliminates and/or minimizes some undesirable effects of the substrate, as the variation of potential drop on third interface (buried oxide/substrate). The interface trap density (Nit) was an important parameter on simulation adjustment to obtain drain current curves as function of front gate bias and back gate bias close to the experimental. The interface trap density of the front and back interface were adjusted to the value of 2x10¹¹ e V-1 cm-2 after the experimental curves were analyzed. So from these simulations, it can be verified that the model used in the simulator was compatible with the experimental results, with error < 10%. It is noted that the analytic model proposed by Martino et al. to analyze the substrate effect for fully depleted SOI transistor with thicker silicon thickness (above 40 nm) is useful for UTBB SOI devices with long channel (L=10 m) until the back interface reach the inversion, when the model is no longer valid. Using the analytic model, it was also possible to determine the values of VGBmax and VGBmin, which represents the back voltage required to change de third interface from inversion to depletion mode (VGBmin), and the depletion to accumulation mode (VGBmax). The value of VGBmax ranged from 0,57 V to 0,75 V and for VGBmin ranged from -0,08 V to -3,39 V. The analytic model has more agreement for short channel (L = 70nm) transistor than the longer one (L = 10m), probably due to the electrostatic coupling between de drain/source and the channel that delays the formation of inversion channel on third interface extending the validity range of the model. By the numerical simulation, it was possible to analyze the electron concentration along the transistor. It was observed that the mode of the third 8 interface influences directly the condition of the back and front interfaces on UTBB SOI transistor. When the third interface is in accumulation mode, the front interface has an electron concentration lower than the back interface, so the current flows mainly on the back interface. This makes the value of the front threshold voltage is less than the analytic model, once the model is valid only if while the back interface is on depletion mode. The numerical simulation was also used to analyze the potential drop on SOI transistor. Simulation was performed with and without GP and varying the temperature. It was observed that for higher temperature, the substrate effect was minimized dur to the decrease of the Fermi level towards the mid-band. With GP, the substrate potential drop is almost zero, while on devices without GP it changes from 0,2 V to 0,6 V For devices with GP the potential, as the drop on substrate is almost zero, the potential drop on front and buried oxide increases, which can causes reliability problems.

Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

Em decorrência da necessidade de se obter circuitos integrados (CIs) cada vez mais velozes e consequentemente dando sequência à lei de Moore, a redução das dimensões dos dispositivos se torna necessária, aumentando assim a capacidade de integração de transistores dentro de um CI, porém, ao passo que ocorre a miniaturização, aparecem efeitos parasitários que afetam o comportamento dos transistores. Sendo assim, torna-se necessária a utilização de novos dispositivos e o uso de diferentes materiais, para dar continuidade à evolução tecnológica. Com o avanço da tecnologia, as indústrias seguiram em dois caminhos diferentes, a tecnologia planar (exemplo: UTBB) e a tridimensional (exemplo: FinFET). Neste trabalho são abordadas estas duas diferentes geometrias. Foram analisados dispositivos UTBOX e UTBB (planares) e os nanofios de porta ômega (?-Gate NW), que tem estrutura tridimensional. O uso de dispositivos com baixa-potência e baixa-tensão tornaram-se ainda mais importante nos dias de hoje, com aplicações em áreas médicas, como aparelhos auditivos e marca passos, em relógios inteligentes, microsensores e etc. Quanto menor for a potência consumida, menor será o calor gerado, resultando em uma redução de custos com sistemas de refrigeração. Os circuitos que operam na região de sublimiar são utilizados em aplicações onde o consumo de energia é mais importante do que a performance, porém, ao trabalhar nessa região os transistores apresentam um alto ganho para pouca variação de tensão. Nos transistores UTBOX e UTBB SOI nMOSFETs foram analisados os parâmetros partindo-se da tensão de limiar em direção à região do transistor no estado desligado, analisando a influência da espessura da região ativa do silício, do comprimento do canal e da implantação do plano de terra nos seguintes parâmetros: tensão de limiar, inclinação de sublimiar, abaixamento da barreira induzido pelo dreno (DIBL), a fuga no dreno induzida pela porta (GIDL) e razão das correntes no estado ligado e desligado (ION/IOFF). A redução do comprimento de canal afeta todos os parâmetros, devido ao efeito de canal curto, que além de reduzir a tensão de limiar, quando o dispositivo opera com baixo VDS (tensão entre dreno (VD) e fonte (VS)), reduz ainda mais quando aplicado alto VDS (em saturação), aumentando o DIBL. Esse efeito foi observado para os dispositivos nanofios com porta ômega, nos três valores de largura de canal analisados. Com o VDS alto também ocorre mais fuga de corrente pela segunda interface para comprimentos de canal curto, o que reduz a razão ION/IOFF. Quanto mais fina é a espessura do canal, melhor é o acoplamento entre as interfaces, resultando em uma melhor inclinação de sublimiar (SS) tornando os valores próximos ao limite teórico de 60mV/dec à temperatura ambiente. Nos resultados experimentais foi possível observar, para os dispositivos UTBOX e UTBB, uma redução de SS de aproximadamente 20 mV/dec, com a redução de tsi. A espessura da região ativa do silício também influencia na distribuição do campo elétrico, sendo diretamente proporcional, ou seja, quanto mais espessa a camada de silício, maior será o campo elétrico. A implantação do plano de terra (GP) tem como um de seus objetivos reduzir as cargas de depleção que são formadas abaixo do óxido enterrado e assim melhorar o controle das cargas no canal pela tensão aplicada no substrato. Essas cargas de depleção aumentam a espessura efetiva do óxido enterrado e também influenciam as cargas dentro do canal, resultando em um maior potencial na segunda interface (canal/óxido enterrado), facilitando a condução no canal, ou seja, reduzindo o valor de VT. Com a presença do GP, o potencial na segunda interface é mais próximo de zero, o que reduz a condução por essa região. Com isso será necessária uma maior tensão para inverter o canal. Porém, o controle das cargas pela tensão aplicada na porta é maior. Os valores extraídos de VT sem GP foram de aproximadamente 0,25V e com GP aproximadamente 0,45V. O estudo feito nos transistores de estrutura de nanofio e porta ômega NMOS e PMOS foi baseado em três parâmetros: tensão de limiar, inclinação de sublimiar e DIBL, com diferentes comprimentos e larguras de canal, sendo possível observar a presença do efeito de canal curto ao analisar os três parâmetros para L a partir de 100nm. Os transistores com Wfin=220nm apresentaram um menor VT em relação aos demais, para explorar esse fato, foram feitas simulações numéricas dos transistores do tipo N com Wfin=220nm e L=100nm. Com as simulações iniciais, os transistores com Wfin=220nm apresentaram um valor da tensão de limiar bem próximo dos demais Wfin. Para explorar o porquê de os dispositivos experimentais apresentarem um deslocamento no VT, foi analisada a condução pela segunda interface, onde, com as simulações com cargas fixas na segunda interface, a curva IDSXVGS simulada ficou próxima da experimental, explicando a redução de VT para Wfin=220nm. Com as simulações com cargas fixas na primeira e segunda interfaces, foi possível notar uma imunidade na inclinação de sublimiar ao adicionar essas cargas, que ocorre devido à pequena altura da região ativa de silício (hfin=10nm) que promove um forte acoplamento entre as interfaces. A largura de canal afetou significativamente os valores de DIBL para Ls menores que 100nm, pois, como o campo elétrico é proporcional à área, os transistores com L pequeno e W grande sofrem forte influência desse campo, resultando em um aumento de VT quando em saturação. / Due to the need to obtain integrated circuits (IC) faster and to follow Moore\'s law, it is necessary to reduce the dimensions of the devices increasing the capacity of integration of transistors inside an IC, however, with the miniaturization appears parasitic effects that affect the behavior of the transistors. Therefore, it is necessary to use new devices and the use of different materials to continue the technological evolution. With the advancement of technology, the industries have followed in two different ways, the planar technology (example: UTBB) and the three-dimensional technology (example: FinFET). In this work, these two different geometries are discussed. UTBOX and UTBB (planar) devices and the ?-Gate NW, which has a three-dimensional structure, were analyzed. The use of low-power low-voltage devices has become even more important nowadays, with applications in medical areas such as hearing aids and pacemakers, in smart watches, microsensors, and so on. The lower the power consumed, the lower the heat generated, resulting in a reduction of costs with cooling systems. The circuits that operate in the subthreshold region are used in applications where power consumption is more important than performance, but when working in this region the transistors have a high gain for little voltage variation. In the UTBOX and UTBB SOI nMOSFETs transistors the parameters starting from the threshold voltage towards the region of the transistor in the off state were studied, analyzing the influence of the silicon active region thickness, the channel length and the ground plane implantation in the following parameters: threshold voltage, subthreshold swing, drain-induced barrier lowering (DIBL), gate-induced drain leakage (GIDL) and current ratio on over off (ION/IOFF). The channel length reduction affects all parameters due to the short channel effect, which in addition to reducing the threshold voltage when the device operates with low VDS (VD) and source (VS)), reduces even further when applied high VDS (in saturation), increasing the DIBL. This effect was observed for the nanowire devices with omega gate, in the three channel width analyzed. With high VDS, there is also more current leakage through the back interface for short channel lengths, which reduces the ION/IOFF ratio. The thinner the channel thickness, the better the coupling between the interfaces, resulting in a better SS, making the values close to the theoretical limit of 60mV/dec at room temperature. In the experimental results, it was possible to observe for the UTBOX and UTBB devices a SS reduction of approximately 20mV/dec, with tsi reduction. The thickness of the active region of the silicon also influences the distribution of the electric field, being directly proportional, that is, the thicker the silicon layer, the greater the electric field. The implementation of the ground plane (GP) has as one of its objectives to reduce the depletion charges that are formed below the buried oxide and thus improve the control of the charges in the channel by the voltage applied at the substrate. These depletion charges increase the effective thickness of the buried oxide and also influence the charges at the channel, resulting in a higher potential at the second interface (buried channel/oxide), facilitating the conduction in the channel, i.e., reducing the value of VT. And with the presence of GP, the potential in the second interface is closer to zero, which reduces the conduction by this region, and then, this will require a higher voltage to invert the channel. However, the charge control by the voltage applied at the gate is higher. Values extracted of VT without GP were approximately 0.25V and with GP approximately 0.45V. The study on the omega-gate nanowire transistors of N and P type was based on three parameters: threshold voltage, subthreshold swing and DIBL, with different channel lengths and widths, being possible to observe the presence of the short channel effect for the three analyzed parameters and L=100 and 40nm. The transistors with Wfin=220nm had a higher VT in relation to the others, suggesting the presence of the narrow channel effect, to explore this fact, numerical simulations of N type transistors with Wfin=220nm and L=100nm were done. With the initial simulations, the transistors with Wfin=220nm did not show a narrow channel effect, where the threshold voltage value is very close to the others Wfin. Another alternative that was explored was the conduction by the back interface, where, with the simulations with fixed charges in the back interface, the simulated IDSXVGS curve was close to the experimental one, explaining the reduction of VT for Wfin=220nm. With the simulations with fixed charges in the front and back interfaces it was possible to notice an immunity in the subthreshold swing when adding these charges, which occurs due to the small height of the silicon active region (hfin=10nm) that promotes a strong coupling between the interfaces. The channel width significantly affected the DIBL values for Ls smaller than 100nm since, the electric field is proportional to the area, and the transistors with small L and large W have strong influence of this field, resulting in an increase of VT when in saturation.

Este trabalho apresenta um estudo do efeito do substrato em transistores SOI de camada de silício e óxido enterrado ultrafinos (Ultra Thin Body and Buried Oxide - UTBB). A análise do trabalho foi realizada baseando-se em modelos teóricos, simulações numéricas e medidas experimentais. Experimentalmente pode-se notar que a presença do plano de terra (Ground Plane, GP) abaixo do óxido enterrado elimina e/ou minimiza alguns efeitos indesejados do substrato, tais como a variação do potencial na terceira interface (óxido enterrado/substrato). A densidade de armadilhas de interfaces (Nit) foi um parâmetro importante no ajuste da simulação para se obter curvas de corrente de dreno (IDS) em função da tensão de porta (VGF) e em função da tensão de substrato (VGB) similares às experimentais. As densidades de armadilhas de interface da primeira e da segunda interface foram ajustadas para o valor de 2x1011eV-1cm-2 depois de analisadas as curvas experimentais. Assim, a partir dessas simulações pode-se notar que o modelo usado no simulador era compatível com os resultados experimentais, com erro menor que 10%. Observou-se que o modelo analítico de efeito do substrato proposto por Martino et al. para transistores SOI totalmente depletados com camadas de silício mais espessas (acima de 40 nm) pode ser utilizado para dispositivos UTBB SOI de canal longo (10 m) até a segunda interface (camada de silício/óxido enterrado) entrar em inversão, quando o modelo perde a validade. Utilizando o modelo analítico também foi possível determinar os valores de tensão de substrato máximo (VGBmax) e mínimo (VGBmin), que determinam a tensão que, aplicada no substrato, mudam o estado da terceira interface de inversão para depleção (VGBmin) e de depleção para acumulação (VGBmax). Os valores de VGBmax variaram de 0,57 V à 0,75 V e os de VGBmin de -0,08 V à -3,39 V. O modelo analítico utilizado tem uma concordância ainda maior (menor que 10%) para transistores de canal curto (L=70 nm) em relação ao de canal longo (L=10m), provavelmente devido ao acoplamento eletroestático de fonte/dreno e 6 canal que posterga a formação da camada de inversão da terceira interface, ampliando a faixa de validade do mesmo. Por meio das simulações numéricas também foi possível analisar a concentração de elétrons ao longo do canal do transistor. Observou-se que a condição de polarização da terceira interface (óxido enterrado/substrato) tem grande influência no comportamento da segunda interface (camada de Silício/óxido enterrado) e da primeira (óxido de porta/camada de Silício) nos transistores UTBB SOI. Quando a terceira interface (óxido enterrado/substrato) está em acumulação, a primeira interface possui uma concentração de elétrons menor que a segunda interface, caracterizando assim, uma condução maior pela segunda interface. O simulador também foi utilizado para analisar o potencial interno do transistor ao longo da profundidade. Foram feitas simulações com e sem GP e variando-se a temperatura de operação dos transistores. Foi observado que quanto maior a temperatura de operação, os efeitos do substrato são minimizados devido à diminuição do nível de Fermi. Com a presença do GP a queda de potencial no substrato é praticamente zero enquanto nos dispositivos sem GP variam entre 0,2V e 0,6V. Como nos dispositivos com GP a queda do potencial no substrato é praticamente zero, a queda nos óxidos aumentou em relação aos dispositivos sem GP, podendo causar problemas de confiabilidade. / This work presents a study of the substrate effect on Ultra Thin Body and Buried Oxide (UTBB) SOI transistors. The work analysis was performed based on theoretical models, numerical simulations and experimental measurements. Experimentally, it is possible to notice that the presence of the ground plane implantation (GP) below the buried oxide eliminates and/or minimizes some undesirable effects of the substrate, as the variation of potential drop on third interface (buried oxide/substrate). The interface trap density (Nit) was an important parameter on simulation adjustment to obtain drain current curves as function of front gate bias and back gate bias close to the experimental. The interface trap density of the front and back interface were adjusted to the value of 2x10¹¹ e V-1 cm-2 after the experimental curves were analyzed. So from these simulations, it can be verified that the model used in the simulator was compatible with the experimental results, with error < 10%. It is noted that the analytic model proposed by Martino et al. to analyze the substrate effect for fully depleted SOI transistor with thicker silicon thickness (above 40 nm) is useful for UTBB SOI devices with long channel (L=10 m) until the back interface reach the inversion, when the model is no longer valid. Using the analytic model, it was also possible to determine the values of VGBmax and VGBmin, which represents the back voltage required to change de third interface from inversion to depletion mode (VGBmin), and the depletion to accumulation mode (VGBmax). The value of VGBmax ranged from 0,57 V to 0,75 V and for VGBmin ranged from -0,08 V to -3,39 V. The analytic model has more agreement for short channel (L = 70nm) transistor than the longer one (L = 10m), probably due to the electrostatic coupling between de drain/source and the channel that delays the formation of inversion channel on third interface extending the validity range of the model. By the numerical simulation, it was possible to analyze the electron concentration along the transistor. It was observed that the mode of the third 8 interface influences directly the condition of the back and front interfaces on UTBB SOI transistor. When the third interface is in accumulation mode, the front interface has an electron concentration lower than the back interface, so the current flows mainly on the back interface. This makes the value of the front threshold voltage is less than the analytic model, once the model is valid only if while the back interface is on depletion mode. The numerical simulation was also used to analyze the potential drop on SOI transistor. Simulation was performed with and without GP and varying the temperature. It was observed that for higher temperature, the substrate effect was minimized dur to the decrease of the Fermi level towards the mid-band. With GP, the substrate potential drop is almost zero, while on devices without GP it changes from 0,2 V to 0,6 V For devices with GP the potential, as the drop on substrate is almost zero, the potential drop on front and buried oxide increases, which can causes reliability problems.

Em decorrência da necessidade de se obter circuitos integrados (CIs) cada vez mais velozes e consequentemente dando sequência à lei de Moore, a redução das dimensões dos dispositivos se torna necessária, aumentando assim a capacidade de integração de transistores dentro de um CI, porém, ao passo que ocorre a miniaturização, aparecem efeitos parasitários que afetam o comportamento dos transistores. Sendo assim, torna-se necessária a utilização de novos dispositivos e o uso de diferentes materiais, para dar continuidade à evolução tecnológica. Com o avanço da tecnologia, as indústrias seguiram em dois caminhos diferentes, a tecnologia planar (exemplo: UTBB) e a tridimensional (exemplo: FinFET). Neste trabalho são abordadas estas duas diferentes geometrias. Foram analisados dispositivos UTBOX e UTBB (planares) e os nanofios de porta ômega (?-Gate NW), que tem estrutura tridimensional. O uso de dispositivos com baixa-potência e baixa-tensão tornaram-se ainda mais importante nos dias de hoje, com aplicações em áreas médicas, como aparelhos auditivos e marca passos, em relógios inteligentes, microsensores e etc. Quanto menor for a potência consumida, menor será o calor gerado, resultando em uma redução de custos com sistemas de refrigeração. Os circuitos que operam na região de sublimiar são utilizados em aplicações onde o consumo de energia é mais importante do que a performance, porém, ao trabalhar nessa região os transistores apresentam um alto ganho para pouca variação de tensão. Nos transistores UTBOX e UTBB SOI nMOSFETs foram analisados os parâmetros partindo-se da tensão de limiar em direção à região do transistor no estado desligado, analisando a influência da espessura da região ativa do silício, do comprimento do canal e da implantação do plano de terra nos seguintes parâmetros: tensão de limiar, inclinação de sublimiar, abaixamento da barreira induzido pelo dreno (DIBL), a fuga no dreno induzida pela porta (GIDL) e razão das correntes no estado ligado e desligado (ION/IOFF). A redução do comprimento de canal afeta todos os parâmetros, devido ao efeito de canal curto, que além de reduzir a tensão de limiar, quando o dispositivo opera com baixo VDS (tensão entre dreno (VD) e fonte (VS)), reduz ainda mais quando aplicado alto VDS (em saturação), aumentando o DIBL. Esse efeito foi observado para os dispositivos nanofios com porta ômega, nos três valores de largura de canal analisados. Com o VDS alto também ocorre mais fuga de corrente pela segunda interface para comprimentos de canal curto, o que reduz a razão ION/IOFF. Quanto mais fina é a espessura do canal, melhor é o acoplamento entre as interfaces, resultando em uma melhor inclinação de sublimiar (SS) tornando os valores próximos ao limite teórico de 60mV/dec à temperatura ambiente. Nos resultados experimentais foi possível observar, para os dispositivos UTBOX e UTBB, uma redução de SS de aproximadamente 20 mV/dec, com a redução de tsi. A espessura da região ativa do silício também influencia na distribuição do campo elétrico, sendo diretamente proporcional, ou seja, quanto mais espessa a camada de silício, maior será o campo elétrico. A implantação do plano de terra (GP) tem como um de seus objetivos reduzir as cargas de depleção que são formadas abaixo do óxido enterrado e assim melhorar o controle das cargas no canal pela tensão aplicada no substrato. Essas cargas de depleção aumentam a espessura efetiva do óxido enterrado e também influenciam as cargas dentro do canal, resultando em um maior potencial na segunda interface (canal/óxido enterrado), facilitando a condução no canal, ou seja, reduzindo o valor de VT. Com a presença do GP, o potencial na segunda interface é mais próximo de zero, o que reduz a condução por essa região. Com isso será necessária uma maior tensão para inverter o canal. Porém, o controle das cargas pela tensão aplicada na porta é maior. Os valores extraídos de VT sem GP foram de aproximadamente 0,25V e com GP aproximadamente 0,45V. O estudo feito nos transistores de estrutura de nanofio e porta ômega NMOS e PMOS foi baseado em três parâmetros: tensão de limiar, inclinação de sublimiar e DIBL, com diferentes comprimentos e larguras de canal, sendo possível observar a presença do efeito de canal curto ao analisar os três parâmetros para L a partir de 100nm. Os transistores com Wfin=220nm apresentaram um menor VT em relação aos demais, para explorar esse fato, foram feitas simulações numéricas dos transistores do tipo N com Wfin=220nm e L=100nm. Com as simulações iniciais, os transistores com Wfin=220nm apresentaram um valor da tensão de limiar bem próximo dos demais Wfin. Para explorar o porquê de os dispositivos experimentais apresentarem um deslocamento no VT, foi analisada a condução pela segunda interface, onde, com as simulações com cargas fixas na segunda interface, a curva IDSXVGS simulada ficou próxima da experimental, explicando a redução de VT para Wfin=220nm. Com as simulações com cargas fixas na primeira e segunda interfaces, foi possível notar uma imunidade na inclinação de sublimiar ao adicionar essas cargas, que ocorre devido à pequena altura da região ativa de silício (hfin=10nm) que promove um forte acoplamento entre as interfaces. A largura de canal afetou significativamente os valores de DIBL para Ls menores que 100nm, pois, como o campo elétrico é proporcional à área, os transistores com L pequeno e W grande sofrem forte influência desse campo, resultando em um aumento de VT quando em saturação. / Due to the need to obtain integrated circuits (IC) faster and to follow Moore\'s law, it is necessary to reduce the dimensions of the devices increasing the capacity of integration of transistors inside an IC, however, with the miniaturization appears parasitic effects that affect the behavior of the transistors. Therefore, it is necessary to use new devices and the use of different materials to continue the technological evolution. With the advancement of technology, the industries have followed in two different ways, the planar technology (example: UTBB) and the three-dimensional technology (example: FinFET). In this work, these two different geometries are discussed. UTBOX and UTBB (planar) devices and the ?-Gate NW, which has a three-dimensional structure, were analyzed. The use of low-power low-voltage devices has become even more important nowadays, with applications in medical areas such as hearing aids and pacemakers, in smart watches, microsensors, and so on. The lower the power consumed, the lower the heat generated, resulting in a reduction of costs with cooling systems. The circuits that operate in the subthreshold region are used in applications where power consumption is more important than performance, but when working in this region the transistors have a high gain for little voltage variation. In the UTBOX and UTBB SOI nMOSFETs transistors the parameters starting from the threshold voltage towards the region of the transistor in the off state were studied, analyzing the influence of the silicon active region thickness, the channel length and the ground plane implantation in the following parameters: threshold voltage, subthreshold swing, drain-induced barrier lowering (DIBL), gate-induced drain leakage (GIDL) and current ratio on over off (ION/IOFF). The channel length reduction affects all parameters due to the short channel effect, which in addition to reducing the threshold voltage when the device operates with low VDS (VD) and source (VS)), reduces even further when applied high VDS (in saturation), increasing the DIBL. This effect was observed for the nanowire devices with omega gate, in the three channel width analyzed. With high VDS, there is also more current leakage through the back interface for short channel lengths, which reduces the ION/IOFF ratio. The thinner the channel thickness, the better the coupling between the interfaces, resulting in a better SS, making the values close to the theoretical limit of 60mV/dec at room temperature. In the experimental results, it was possible to observe for the UTBOX and UTBB devices a SS reduction of approximately 20mV/dec, with tsi reduction. The thickness of the active region of the silicon also influences the distribution of the electric field, being directly proportional, that is, the thicker the silicon layer, the greater the electric field. The implementation of the ground plane (GP) has as one of its objectives to reduce the depletion charges that are formed below the buried oxide and thus improve the control of the charges in the channel by the voltage applied at the substrate. These depletion charges increase the effective thickness of the buried oxide and also influence the charges at the channel, resulting in a higher potential at the second interface (buried channel/oxide), facilitating the conduction in the channel, i.e., reducing the value of VT. And with the presence of GP, the potential in the second interface is closer to zero, which reduces the conduction by this region, and then, this will require a higher voltage to invert the channel. However, the charge control by the voltage applied at the gate is higher. Values extracted of VT without GP were approximately 0.25V and with GP approximately 0.45V. The study on the omega-gate nanowire transistors of N and P type was based on three parameters: threshold voltage, subthreshold swing and DIBL, with different channel lengths and widths, being possible to observe the presence of the short channel effect for the three analyzed parameters and L=100 and 40nm. The transistors with Wfin=220nm had a higher VT in relation to the others, suggesting the presence of the narrow channel effect, to explore this fact, numerical simulations of N type transistors with Wfin=220nm and L=100nm were done. With the initial simulations, the transistors with Wfin=220nm did not show a narrow channel effect, where the threshold voltage value is very close to the others Wfin. Another alternative that was explored was the conduction by the back interface, where, with the simulations with fixed charges in the back interface, the simulated IDSXVGS curve was close to the experimental one, explaining the reduction of VT for Wfin=220nm. With the simulations with fixed charges in the front and back interfaces it was possible to notice an immunity in the subthreshold swing when adding these charges, which occurs due to the small height of the silicon active region (hfin=10nm) that promotes a strong coupling between the interfaces. The channel width significantly affected the DIBL values for Ls smaller than 100nm since, the electric field is proportional to the area, and the transistors with small L and large W have strong influence of this field, resulting in an increase of VT when in saturation.

Devido às dimensões cada vez mais reduzidas dos transistores e a utilização de novos materiais com baixa condutividade térmica, o desempenho de transistores avançados é afetado pelo autoaquecimento. Dispositivos sob os efeitos de autoaquecimento sofrem um aumento da sua temperatura, fazendo com que a mobilidade seja reduzida, além de comprometer a confiabilidade e gerar atrasos de sinal, trazendo impactos na eficiência de circuitos analógicos, bem como afetando o desempenho de circuitos digitais. Apesar da relevância do fenômeno, muitos estudos não o levam em consideração devido à dificuldade de sua verificação, uma vez que os métodos utilizados para transistores avançados requerem estruturas ou equipamentos especiais, que são raramente disponíveis. Dessa forma, três novas técnicas são desenvolvidas neste trabalho com o objetivo de viabilizar o estudo do efeito utilizando estruturas convencionais e medidas em corrente contínua: (i) a condutância de saída média; (ii) o método da assinatura na eficiência do transistor; (iii) a estimativa da resistência térmica utilizando somente medidas em corrente contínua. Os dois primeiros métodos são focados em uma análise qualitativa do autoaquecimento, permitindo uma verificação preliminar eficiente da presença e relevância do efeito, enquanto o terceiro método permite a extração da resistência térmica a partir do inverso da eficiência do transistor utilizando um processo iterativo, consequentemente possibilitando a obtenção do aumento da temperatura do canal devido ao autoaquecimento, com boa precisão e maior simplicidade em relação aos métodos disponíveis na literatura (com erro máximo menor que 6% para transistores de múltiplas portas em relação ao método de medidas pulsadas). Com essas técnicas, são feitas comparações da elevação de temperatura do canal entre transistores de múltiplas portas (também chamados de FinFET ou transistores 3D) e transistores de silício sobre isolante com camada de silício e óxido enterrado extremamente finos (SOI UTBB), usando simulações tridimensionais para obter condições similares de potência. Em dispositivos com menores comprimentos de canal, os FinFETs apresentaram temperaturas cerca de 60 K acima dos UTBBs. / Due to the reduction of devices\' dimensions and the use of new materials with low thermal conductivity, self-heating affects the performances of advanced transistors. Devices under self-heating effects suffer an increase of their temperature, causing mobility reduction, besides compromising reliability and generating signal delays, bringing impacts to the efficiency of analog circuits, and affecting the performance of digital circuits. Despite the relevance of the phenomenon, many studies do not consider it, given the difficulty to assess it, since the methods used for advanced transistors require special structures or equipment, which are rarely available. Hence, three new techniques are developed in this work, with the objective of permitting the study of the effect utilizing conventional structures and direct current measurements: (i) the mean output conductance method; (ii) the signature in the transistor efficiency method; (iii) the thermal resistance estimative using only direct current measurements. The first two methods are focused on a qualitative analysis of the self-heating, allowing an efficient preliminary verification of the presence and relevance of the effect, while the last allows the extraction of the thermal resistance from the inverse of the transistor efficiency through an iterative process, consequently making it possible to obtain the temperature rise in the channel due to the self-heating with a good precision and greater simplicity when compared to other methods available in the literature (with maximum error smaller than 6% for multiple gate transistors when compared to the pulsed method). With these techniques, comparisons between multiple gate transistors (also known as FinFET or 3D transistors) and silicon-on-oxide with ultra-thin body and buried oxide (SOI UTBB) are performed, utilizing three-dimensional simulations to obtain similar power conditions. In devices with smaller channel length, FinFETs presented temperatures approximately 60 K above the UTBBs.

Devido às dimensões cada vez mais reduzidas dos transistores e a utilização de novos materiais com baixa condutividade térmica, o desempenho de transistores avançados é afetado pelo autoaquecimento. Dispositivos sob os efeitos de autoaquecimento sofrem um aumento da sua temperatura, fazendo com que a mobilidade seja reduzida, além de comprometer a confiabilidade e gerar atrasos de sinal, trazendo impactos na eficiência de circuitos analógicos, bem como afetando o desempenho de circuitos digitais. Apesar da relevância do fenômeno, muitos estudos não o levam em consideração devido à dificuldade de sua verificação, uma vez que os métodos utilizados para transistores avançados requerem estruturas ou equipamentos especiais, que são raramente disponíveis. Dessa forma, três novas técnicas são desenvolvidas neste trabalho com o objetivo de viabilizar o estudo do efeito utilizando estruturas convencionais e medidas em corrente contínua: (i) a condutância de saída média; (ii) o método da assinatura na eficiência do transistor; (iii) a estimativa da resistência térmica utilizando somente medidas em corrente contínua. Os dois primeiros métodos são focados em uma análise qualitativa do autoaquecimento, permitindo uma verificação preliminar eficiente da presença e relevância do efeito, enquanto o terceiro método permite a extração da resistência térmica a partir do inverso da eficiência do transistor utilizando um processo iterativo, consequentemente possibilitando a obtenção do aumento da temperatura do canal devido ao autoaquecimento, com boa precisão e maior simplicidade em relação aos métodos disponíveis na literatura (com erro máximo menor que 6% para transistores de múltiplas portas em relação ao método de medidas pulsadas). Com essas técnicas, são feitas comparações da elevação de temperatura do canal entre transistores de múltiplas portas (também chamados de FinFET ou transistores 3D) e transistores de silício sobre isolante com camada de silício e óxido enterrado extremamente finos (SOI UTBB), usando simulações tridimensionais para obter condições similares de potência. Em dispositivos com menores comprimentos de canal, os FinFETs apresentaram temperaturas cerca de 60 K acima dos UTBBs. / Due to the reduction of devices\' dimensions and the use of new materials with low thermal conductivity, self-heating affects the performances of advanced transistors. Devices under self-heating effects suffer an increase of their temperature, causing mobility reduction, besides compromising reliability and generating signal delays, bringing impacts to the efficiency of analog circuits, and affecting the performance of digital circuits. Despite the relevance of the phenomenon, many studies do not consider it, given the difficulty to assess it, since the methods used for advanced transistors require special structures or equipment, which are rarely available. Hence, three new techniques are developed in this work, with the objective of permitting the study of the effect utilizing conventional structures and direct current measurements: (i) the mean output conductance method; (ii) the signature in the transistor efficiency method; (iii) the thermal resistance estimative using only direct current measurements. The first two methods are focused on a qualitative analysis of the self-heating, allowing an efficient preliminary verification of the presence and relevance of the effect, while the last allows the extraction of the thermal resistance from the inverse of the transistor efficiency through an iterative process, consequently making it possible to obtain the temperature rise in the channel due to the self-heating with a good precision and greater simplicity when compared to other methods available in the literature (with maximum error smaller than 6% for multiple gate transistors when compared to the pulsed method). With these techniques, comparisons between multiple gate transistors (also known as FinFET or 3D transistors) and silicon-on-oxide with ultra-thin body and buried oxide (SOI UTBB) are performed, utilizing three-dimensional simulations to obtain similar power conditions. In devices with smaller channel length, FinFETs presented temperatures approximately 60 K above the UTBBs.

Este trabalho tem como objetivo estudar o ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI UTBB (Silicon-On-Insulator Ultra-Thin Body and BOX) nMOSFETs em relação à influência do plano de terra (GP-Ground Plane) e da espessura do filme de silício (tSi). Este estudo foi realizado nas regiões linear e de saturação, por meio da utilização de dados experimentais e de um modelo analítico. Parâmetros elétricos, como a tensão de limiar e a transcondutância foram analisados para verificar a influência do plano de terra e da espessura de filme de silício (tSi), e para estudar a polarização, entre porta e fonte, que não varia com a temperatura (VZTC). Foram utilizados dispositivos com (concentração de 1018 cm-3) e sem (concentração de 1015 cm-3) plano de terra em duas lâminas diferentes, uma com 6 nm de tSi e outra com 14 nm de tSi. Foi observado, que a presença do GP aumenta o valor de VZTC, devido ao fato do GP eliminar os efeitos de substrato no dispositivo aumentando a tensão de limiar do mesmo, e este, é diretamente proporcional a VZTC. O VZTC mostrou ser inversamente proporcional com a diminuição do tSi. Todos os resultados experimentais de VZTC foram comparados com o modelo. Foi observada uma boa concordância entre os VZTC de 25 ºC a 150 ºC, sendo que o desvio padrão foi menor que 81 mV em todos os casos estudados. Para se observar o efeito de substrato na tensão de limiar foi utilizado um modelo analítico que leva em consideração o efeito da queda de potencial no substrato, o efeito de confinamento quântico e parâmetros do dispositivo a ser modelado. O VZTC mostrou ser maior na região de saturação devido ao aumento da transcondutância e da polarização entre dreno e fonte (VDS), em ambos dispositivos (com e sem GP), chegando a ter um aumento de 360 mV em alguns casos. / This work aims to study the zero temperature coefficient point (ZTC) for transistors with SOI UTBB nMOSFETs (Silicon-On-Insulator Ultra-Thin Body and BOX) structure regarding the influence of the ground plane (GP) and the thickness of the silicon film (tSi). This study was realized in the linear and saturation region, by the use of experimental data and an analytical model. Electrical parameters such as threshold voltage and transconductance were analyzed with the objective of verifying the influence of the ground plane and silicon film thickness (tSi) in the same, and to analyze the polarization, between gate and source, that have zero influence of the temperature (VZTC). Were used devices with (concentration 1018 cm-3) and without (concentration 1015 cm-3) ground plane on two different wafers, with 6 nm tSi and the other with 14 nm tSi. It was observed that the presence GP increases the value of VZTC, because GP eliminates substrate effects and as consequence, the threshold voltage of the device increase and this is directly proportional to VZTC. The VZTC showed to be inversional proportional to the reduction of tSi. All experimental results were compared with a simple model for VZTC and were observed a good convergence between the results, for VZTC from 25 ºC to 150 ºC, and the biggest standard error observed in all the devices was 81 mV. To observe the effect of substrate on the threshold voltage, was used an analytical model that takes into account the effect of potential drop on the substrate, the effect of quantum confinement and the device parameters to be modeled. The VZTC show to be higher in the saturation region, due the increase of transconductance and the polarization between drain and source (VDS), in both devices (with and without GP), reaching an increase of 360 mV in some cases.

Esse trabalho tem como objetivo estudar o comportamento de transistores de camada de silício e óxido enterrado ultrafinos (UTBB SOI nMOSFET) e transistores de nanofios horizontais com porta ômega ? (?G NW SOI MOSFET) com ênfase na variação da tensão aplicada no substrato (VGB). As análises foram feitas através de medidas experimentais e simulações numéricas. Nos dispositivos UTBB SOI nMOSFET foram estudados dispositivos com e sem implantação de plano de terra (GP), de três diferentes tecnologias, e com diferentes comprimentos de canal. A partir do modelo analítico de tensão de limiar desenvolvido por Martino et al. foram definidos os valores de VGB. A tecnologia referência possui 6 nm de camada de silício (tSi) e no óxido de porta uma camada de 5 nm de SiO2. A segunda tecnologia tem um tSi maior (14 nm) em relação a referência e a terceira tecnologia tem no óxido de porta um material de alta constante dielétrica, HfSiO. Na tecnologia de referência, os dispositivos com GP mostraram melhores resultados para transcondutância na região de saturação (gmSAT) devido ao forte acoplamento eletrostático entre a região da porta e do substrato. Porém os dispositivos com GP apresentam uma maior influência do campo elétrico longitudinal do dreno no canal, assim os parâmetros condutância de saída (gD) e tensão Early (VEA) são degradados, consequentemente o ganho de tensão intrínseco (AV) também. Na tecnologia com tSi de 14 nm, a influência do acoplamento eletrostático entre porta e substrato é menor em relação a referência, devido à maior espessura de tSi. Como a penetração do campo elétrico do dreno é maior em dispositivos com GP, todos os parâmetros analógicos estudados são degradados em dispositivos com GP. A última tecnologia estudada, não apresenta grande variação nos resultados quando comparadodispositivos com e sem GP. O AV, por exemplo, tem uma variação entre 1% e 3% comparando os dispositivos com e sem GP. Foram feitas análises em dispositivos das três tecnologias com comprimento de canal de 70 nm, e todos os parâmetros degradaram com a diminuição do comprimento de canal, como esperado. O fato de ter um comprimento de canal menor faz com que a influência do campo elétrico longitudinal do dreno seja mais relevante, degradando assim todos os parâmetros analógicos nos dispositivos com GP. Nos dispositivos ?G NW SOI MOSFET foram feitas análises em dispositivos pMOS e nMOS com diferentes larguras de canal (WNW = 220 nm, 40 nm e 10 nm) para diferentes VGB. Através de simulações viu-se que dispositivos com largura de canal de 40 nm possuem uma condução de corrente pela segunda interface para polarizações muito altas (VGB = +20 V para nMOS e VGB -20 V para pMOS). Todavia essa condução de corrente na segunda interface ocorre ao mesmo tempo que na primeira interface, impossibilitando fazer a separação dos efeitos de cada interface.A medida que a polarização no substrato faz com que haja uma condução na segunda interface, todos os parâmetros degradam devido a essa condução parasitária. Dispositivos estreitos sofrem menor influência de VGB e, portanto, tem os parâmetros menos degradados, diferente dos dispositivos largos que tem uma grande influência de VGB no comportamento elétrico do transistor. Quando a polarização no substrato é feita a fim de que não haja condução na segunda interface, a variação da inclinação de sublimiar entre dispositivos com WNW = 220 nm e 10 nm é menor que 2 mV/déc. Porém a corrente de dreno de estado ligado do transistor (ION) apresenta melhores resultados em dispositivos largos chegando a 6 vezes maior para nMOS e 4 vezes maior para pMOS que em dispositivos estreitos. Os parâmetros analógicos sofrem pouca influência da variação de VGB. Os dispositivos estreitos (WNW = 10 nm) praticamente têm resultados constantes para gmSAT, VEA e AV. Já os dispositivos largos (WNW = 220 nm) possuem uma pequena degradação de gmSAT para os nMOS, o que degrada levemente o AV em cerca de 10 dB. A eficiência do transistor (gm/ID) apresentou grande variação com a variação de VGB, piorando-a a medida que a segunda interface ia do estado de não condução para o estado de condução. Porém analisando os dados para a tensão que não há condução na segunda interface observou-se que, em inversão forte, a eficiência do transistor apresentou uma variação de 1,1 V-1 entre dispositivos largos (WNW = 220 nm) e estreitos (WNW = 10 nm). Com o aumento do comprimento do canal, esse valor de variação tende a diminuir e dispositivos largos passam a ser uma alternativa válida para aplicação nessa região de operação. / This work aims to study the behavior of the ultrathin body and buried oxide SOI nMOSFET (UTBB SOI nMOSFET) and the horizontal ?-gate nanowire SOI MOSFET (?G NW SOI MOSFET) with the variation of the back gate bias (VGB). The analysis were made through experimental measures and numerical simulation. In the UTBB SOI nMOSFET devices, devices with and without ground plane (GP) implantation of three different technologies were studied. Based on analytical model developed by Martino et al. the values VGB were defined. The reference technology has silicon film thickness (tSi) of 6 nm and 5 nm of SiO2 in the front oxide. The second technology has a thicker tSi of 14 nm comparing to the reference and the third technology has a high-? material in the front oxide, HfSiO. In the reference technology, the devices with GP shows better result for transconductance on saturation region (gmSAT) due to the strong coupling between front gate and substrate. However, devices with GP have major influence of the drain electrical field penetration, then the output conductance (gD) and Early voltage (VEA) are degraded, consequently the intrinsic voltage gain (AV) as well. In the technology with tSi of 14 nm, the influence of the coupling between front gate and substrate is lower because of the thicker tSi. Once the drain electrical field penetration is higher in devices with GP, all analog parameters are degraded in devices with GP. The third technology, presents results very close between devices with and without GP. The AV has a variation from 1% to 3% comparing devices with and withoutGP. Devices with channel length of 70 nm were analyzed and all parameters degraded with the decrease of the channel length, as expected. Due to the shorter channel length, the influence of the drain electrical field penetration is more relevant, degrading all the analog parameters in devices with GP. In the ?G NW SOI MOSFET devices, the analysis were done in nMOS and pMOS devices with different channel width (WNW = 220 nm, 40 nm and 10 nm) for different VGB. By the simulations, devices with channel width of 40 nm have a conduction though the back interface for very high biases (+20 V for nMOS and -20 V for pMOS). However, this conduction occurs at the same time as in the front interface, so it is not possible to separate de effects of each interface. As the substrate bias voltage induces a back gate current, all the parameters are degraded due to this parasitic current. Narrow devices are less affected by VGB and thus its parameters are less degraded, different from wider devices, in which VGB has a greater influence on their behavior. When the back gate is biased in order to avoid the conduction in back interface, the subthreshold swing variation between devices with WNW = 220 nm and 10 nm is lower than 2 mV/déc. However, the on state current (ION) has better results in wide devices reaching 6 times bigger for nMOS and 4 times bigger for pMOS The analog parameterssuffer little influence of the back gate bias variation. The narrow devices (WNW = 10 nm) have practically constant results gmSAT, VEA and AV. On the other hand, wide devices (WNW = 220 nm) have a small degradation in the gmSAT for nMOS, which slightly degrades de AV. The transistor efficiency showed great variation with the back gate bias variation, worsening as the back interface went from non-conduction state to conduction state. However, when the back gate is biased avoiding the conduction in back interface, the transistor efficiency for strong inversion region has a small variation of 1,1 V-1 between wide (WNW = 220 nm) and narrow (WNW = 10 nm) devices. As the channel length increases, this value of variation tends to decrease and wide devices become a valid alternative for applications in this region of operation.