Este trabalho apresenta um estudo do efeito do substrato em transistores SOI de camada de silício e óxido enterrado ultrafinos (Ultra Thin Body and Buried Oxide - UTBB). A análise do trabalho foi realizada baseando-se em modelos teóricos, simulações numéricas e medidas experimentais. Experimentalmente pode-se notar que a presença do plano de terra (Ground Plane, GP) abaixo do óxido enterrado elimina e/ou minimiza alguns efeitos indesejados do substrato, tais como a variação do potencial na terceira interface (óxido enterrado/substrato). A densidade de armadilhas de interfaces (Nit) foi um parâmetro importante no ajuste da simulação para se obter curvas de corrente de dreno (IDS) em função da tensão de porta (VGF) e em função da tensão de substrato (VGB) similares às experimentais. As densidades de armadilhas de interface da primeira e da segunda interface foram ajustadas para o valor de 2x1011eV-1cm-2 depois de analisadas as curvas experimentais. Assim, a partir dessas simulações pode-se notar que o modelo usado no simulador era compatível com os resultados experimentais, com erro menor que 10%. Observou-se que o modelo analítico de efeito do substrato proposto por Martino et al. para transistores SOI totalmente depletados com camadas de silício mais espessas (acima de 40 nm) pode ser utilizado para dispositivos UTBB SOI de canal longo (10 m) até a segunda interface (camada de silício/óxido enterrado) entrar em inversão, quando o modelo perde a validade. Utilizando o modelo analítico também foi possível determinar os valores de tensão de substrato máximo (VGBmax) e mínimo (VGBmin), que determinam a tensão que, aplicada no substrato, mudam o estado da terceira interface de inversão para depleção (VGBmin) e de depleção para acumulação (VGBmax). Os valores de VGBmax variaram de 0,57 V à 0,75 V e os de VGBmin de -0,08 V à -3,39 V. O modelo analítico utilizado tem uma concordância ainda maior (menor que 10%) para transistores de canal curto (L=70 nm) em relação ao de canal longo (L=10m), provavelmente devido ao acoplamento eletroestático de fonte/dreno e 6 canal que posterga a formação da camada de inversão da terceira interface, ampliando a faixa de validade do mesmo. Por meio das simulações numéricas também foi possível analisar a concentração de elétrons ao longo do canal do transistor. Observou-se que a condição de polarização da terceira interface (óxido enterrado/substrato) tem grande influência no comportamento da segunda interface (camada de Silício/óxido enterrado) e da primeira (óxido de porta/camada de Silício) nos transistores UTBB SOI. Quando a terceira interface (óxido enterrado/substrato) está em acumulação, a primeira interface possui uma concentração de elétrons menor que a segunda interface, caracterizando assim, uma condução maior pela segunda interface. O simulador também foi utilizado para analisar o potencial interno do transistor ao longo da profundidade. Foram feitas simulações com e sem GP e variando-se a temperatura de operação dos transistores. Foi observado que quanto maior a temperatura de operação, os efeitos do substrato são minimizados devido à diminuição do nível de Fermi. Com a presença do GP a queda de potencial no substrato é praticamente zero enquanto nos dispositivos sem GP variam entre 0,2V e 0,6V. Como nos dispositivos com GP a queda do potencial no substrato é praticamente zero, a queda nos óxidos aumentou em relação aos dispositivos sem GP, podendo causar problemas de confiabilidade. / This work presents a study of the substrate effect on Ultra Thin Body and Buried Oxide (UTBB) SOI transistors. The work analysis was performed based on theoretical models, numerical simulations and experimental measurements. Experimentally, it is possible to notice that the presence of the ground plane implantation (GP) below the buried oxide eliminates and/or minimizes some undesirable effects of the substrate, as the variation of potential drop on third interface (buried oxide/substrate). The interface trap density (Nit) was an important parameter on simulation adjustment to obtain drain current curves as function of front gate bias and back gate bias close to the experimental. The interface trap density of the front and back interface were adjusted to the value of 2x10¹¹ e V-1 cm-2 after the experimental curves were analyzed. So from these simulations, it can be verified that the model used in the simulator was compatible with the experimental results, with error < 10%. It is noted that the analytic model proposed by Martino et al. to analyze the substrate effect for fully depleted SOI transistor with thicker silicon thickness (above 40 nm) is useful for UTBB SOI devices with long channel (L=10 m) until the back interface reach the inversion, when the model is no longer valid. Using the analytic model, it was also possible to determine the values of VGBmax and VGBmin, which represents the back voltage required to change de third interface from inversion to depletion mode (VGBmin), and the depletion to accumulation mode (VGBmax). The value of VGBmax ranged from 0,57 V to 0,75 V and for VGBmin ranged from -0,08 V to -3,39 V. The analytic model has more agreement for short channel (L = 70nm) transistor than the longer one (L = 10m), probably due to the electrostatic coupling between de drain/source and the channel that delays the formation of inversion channel on third interface extending the validity range of the model. By the numerical simulation, it was possible to analyze the electron concentration along the transistor. It was observed that the mode of the third 8 interface influences directly the condition of the back and front interfaces on UTBB SOI transistor. When the third interface is in accumulation mode, the front interface has an electron concentration lower than the back interface, so the current flows mainly on the back interface. This makes the value of the front threshold voltage is less than the analytic model, once the model is valid only if while the back interface is on depletion mode. The numerical simulation was also used to analyze the potential drop on SOI transistor. Simulation was performed with and without GP and varying the temperature. It was observed that for higher temperature, the substrate effect was minimized dur to the decrease of the Fermi level towards the mid-band. With GP, the substrate potential drop is almost zero, while on devices without GP it changes from 0,2 V to 0,6 V For devices with GP the potential, as the drop on substrate is almost zero, the potential drop on front and buried oxide increases, which can causes reliability problems.

Este trabalho apresenta um estudo do efeito do substrato em transistores SOI de camada de silício e óxido enterrado ultrafinos (Ultra Thin Body and Buried Oxide - UTBB). A análise do trabalho foi realizada baseando-se em modelos teóricos, simulações numéricas e medidas experimentais. Experimentalmente pode-se notar que a presença do plano de terra (Ground Plane, GP) abaixo do óxido enterrado elimina e/ou minimiza alguns efeitos indesejados do substrato, tais como a variação do potencial na terceira interface (óxido enterrado/substrato). A densidade de armadilhas de interfaces (Nit) foi um parâmetro importante no ajuste da simulação para se obter curvas de corrente de dreno (IDS) em função da tensão de porta (VGF) e em função da tensão de substrato (VGB) similares às experimentais. As densidades de armadilhas de interface da primeira e da segunda interface foram ajustadas para o valor de 2x1011eV-1cm-2 depois de analisadas as curvas experimentais. Assim, a partir dessas simulações pode-se notar que o modelo usado no simulador era compatível com os resultados experimentais, com erro menor que 10%. Observou-se que o modelo analítico de efeito do substrato proposto por Martino et al. para transistores SOI totalmente depletados com camadas de silício mais espessas (acima de 40 nm) pode ser utilizado para dispositivos UTBB SOI de canal longo (10 m) até a segunda interface (camada de silício/óxido enterrado) entrar em inversão, quando o modelo perde a validade. Utilizando o modelo analítico também foi possível determinar os valores de tensão de substrato máximo (VGBmax) e mínimo (VGBmin), que determinam a tensão que, aplicada no substrato, mudam o estado da terceira interface de inversão para depleção (VGBmin) e de depleção para acumulação (VGBmax). Os valores de VGBmax variaram de 0,57 V à 0,75 V e os de VGBmin de -0,08 V à -3,39 V. O modelo analítico utilizado tem uma concordância ainda maior (menor que 10%) para transistores de canal curto (L=70 nm) em relação ao de canal longo (L=10m), provavelmente devido ao acoplamento eletroestático de fonte/dreno e 6 canal que posterga a formação da camada de inversão da terceira interface, ampliando a faixa de validade do mesmo. Por meio das simulações numéricas também foi possível analisar a concentração de elétrons ao longo do canal do transistor. Observou-se que a condição de polarização da terceira interface (óxido enterrado/substrato) tem grande influência no comportamento da segunda interface (camada de Silício/óxido enterrado) e da primeira (óxido de porta/camada de Silício) nos transistores UTBB SOI. Quando a terceira interface (óxido enterrado/substrato) está em acumulação, a primeira interface possui uma concentração de elétrons menor que a segunda interface, caracterizando assim, uma condução maior pela segunda interface. O simulador também foi utilizado para analisar o potencial interno do transistor ao longo da profundidade. Foram feitas simulações com e sem GP e variando-se a temperatura de operação dos transistores. Foi observado que quanto maior a temperatura de operação, os efeitos do substrato são minimizados devido à diminuição do nível de Fermi. Com a presença do GP a queda de potencial no substrato é praticamente zero enquanto nos dispositivos sem GP variam entre 0,2V e 0,6V. Como nos dispositivos com GP a queda do potencial no substrato é praticamente zero, a queda nos óxidos aumentou em relação aos dispositivos sem GP, podendo causar problemas de confiabilidade. / This work presents a study of the substrate effect on Ultra Thin Body and Buried Oxide (UTBB) SOI transistors. The work analysis was performed based on theoretical models, numerical simulations and experimental measurements. Experimentally, it is possible to notice that the presence of the ground plane implantation (GP) below the buried oxide eliminates and/or minimizes some undesirable effects of the substrate, as the variation of potential drop on third interface (buried oxide/substrate). The interface trap density (Nit) was an important parameter on simulation adjustment to obtain drain current curves as function of front gate bias and back gate bias close to the experimental. The interface trap density of the front and back interface were adjusted to the value of 2x10¹¹ e V-1 cm-2 after the experimental curves were analyzed. So from these simulations, it can be verified that the model used in the simulator was compatible with the experimental results, with error < 10%. It is noted that the analytic model proposed by Martino et al. to analyze the substrate effect for fully depleted SOI transistor with thicker silicon thickness (above 40 nm) is useful for UTBB SOI devices with long channel (L=10 m) until the back interface reach the inversion, when the model is no longer valid. Using the analytic model, it was also possible to determine the values of VGBmax and VGBmin, which represents the back voltage required to change de third interface from inversion to depletion mode (VGBmin), and the depletion to accumulation mode (VGBmax). The value of VGBmax ranged from 0,57 V to 0,75 V and for VGBmin ranged from -0,08 V to -3,39 V. The analytic model has more agreement for short channel (L = 70nm) transistor than the longer one (L = 10m), probably due to the electrostatic coupling between de drain/source and the channel that delays the formation of inversion channel on third interface extending the validity range of the model. By the numerical simulation, it was possible to analyze the electron concentration along the transistor. It was observed that the mode of the third 8 interface influences directly the condition of the back and front interfaces on UTBB SOI transistor. When the third interface is in accumulation mode, the front interface has an electron concentration lower than the back interface, so the current flows mainly on the back interface. This makes the value of the front threshold voltage is less than the analytic model, once the model is valid only if while the back interface is on depletion mode. The numerical simulation was also used to analyze the potential drop on SOI transistor. Simulation was performed with and without GP and varying the temperature. It was observed that for higher temperature, the substrate effect was minimized dur to the decrease of the Fermi level towards the mid-band. With GP, the substrate potential drop is almost zero, while on devices without GP it changes from 0,2 V to 0,6 V For devices with GP the potential, as the drop on substrate is almost zero, the potential drop on front and buried oxide increases, which can causes reliability problems.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2016-03-02T22:51:53Z No. of bitstreams: 1 BetovenOliveiraDeAndrade_DISSERT.pdf: 14996715 bytes, checksum: 6d1f8b7d26611e0194cff6f7d2e2cf94 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2016-03-03T23:53:35Z (GMT) No. of bitstreams: 1 BetovenOliveiraDeAndrade_DISSERT.pdf: 14996715 bytes, checksum: 6d1f8b7d26611e0194cff6f7d2e2cf94 (MD5) / Made available in DSpace on 2016-03-03T23:53:35Z (GMT). No. of bitstreams: 1 BetovenOliveiraDeAndrade_DISSERT.pdf: 14996715 bytes, checksum: 6d1f8b7d26611e0194cff6f7d2e2cf94 (MD5) Previous issue date: 2014-12-11 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / Nesta disserta??o, s?o apresentadas duas antenas de microfita e dois arranjos para aplica??es em sistemas de comunica??o sem fio multibanda. Inicialmente, foi estudada uma antena e um arranjo linear constitu?do por dois elementos id?nticos ao da antena isolada. A forma de ambas as estruturas baseia-se na geometria fractal e tem comportamento de banda m?ltipla. Em seguida uma nova antena ? analisada e um novo arranjo igual ? estrutura inicial, mas com o plano de terra truncado, a fim de obter melhores larguras de banda e perda de retorno. Para alimentar as estruturas foi utilizada linha de transmiss?o de microfita. No projeto das estruturas planares utilizou-se o software HFSS para a simula??o. Em seguida foram constru?das e feitas medi??es dos par?metros eletromagn?ticos como imped?ncia de entrada e perda de retorno, usando o analisador vetorial de redes do laborat?rio de telecomunica??es da Universidade Federal do Rio Grande do Norte. Os resultados experimentais obtidos foram comparados com os simulados e mostraram que o primeiro arranjo melhorou a perda de retorno, fez surgir uma quarta banda de frequ?ncia e aumentou a diretividade em rela??o ? antena isolada. Os dois primeiros benef?cios n?o s?o comumente encontrados na literatura. Quanto ?s estruturas com planos de terra truncados, a t?cnica produziu um melhor casamento de imped?ncia e melhor largura de banda e perda de retorno em todas as bandas de frequ?ncia com rela??o ?s estruturas iniciais com planos de terra cheios. Al?m disso, estas estruturas apresentaram uma melhor distribui??o das bandas ao longo da faixa, o que pode facilitar um ajuste das mesmas para frequ?ncias espec?ficas. Deste modo, espera-se que as estruturas planares apresentadas neste trabalho, em especial os arranjos, possam ser adequadas a aplica??es espec?ficas em comunica??es sem fio, onde multibandas e sinais banda larga de transmiss?o s?o exigidos. / In this dissertation, are presented two microstrip antennas and two arrays for applications in wireless communication systems multiband. Initially, we studied an antenna and a linear array consisting of two elements identical to the patch antenna isolated. The shape of the patch used in both structures is based on fractal geometry and has multiband behavior. Next a new antenna is analyzed and a new array such as initial structure, but with the truncated ground plane, in order to obtain better bandwidths and return loss. For feeding the structures, we used microstrip transmission line. In the design of planar structures, was used HFSS software for the simulation. Next were built and measures electromagnetic parameters such as input impedance and return loss, using vector network analyzer in the telecommunications laboratory of Federal University of Rio Grande do Norte. The experimental results were compared with the simulated and showed improved return loss for the first array and also appeared a fourth band and increased directivity compared with the isolated antenna. The first two benefits are not commonly found in the literature. For structures with a truncated ground planes, the technique improved impedance matching, bandwidth and return loss when compared to the initial structure with filled ground planes. Moreover, these structures exhibited a better distribution of frequency, facilitating the adjustment of frequencies. Thus, it is expected that the planar structures presented in this study, particularly arrays may be suitable for specific applications in wireless communication systems when frequency multiband and wideband transmission signals are required.

Esse trabalho tem como objetivo estudar o comportamento de transistores de camada de silício e óxido enterrado ultrafinos (UTBB SOI nMOSFET) e transistores de nanofios horizontais com porta ômega ? (?G NW SOI MOSFET) com ênfase na variação da tensão aplicada no substrato (VGB). As análises foram feitas através de medidas experimentais e simulações numéricas. Nos dispositivos UTBB SOI nMOSFET foram estudados dispositivos com e sem implantação de plano de terra (GP), de três diferentes tecnologias, e com diferentes comprimentos de canal. A partir do modelo analítico de tensão de limiar desenvolvido por Martino et al. foram definidos os valores de VGB. A tecnologia referência possui 6 nm de camada de silício (tSi) e no óxido de porta uma camada de 5 nm de SiO2. A segunda tecnologia tem um tSi maior (14 nm) em relação a referência e a terceira tecnologia tem no óxido de porta um material de alta constante dielétrica, HfSiO. Na tecnologia de referência, os dispositivos com GP mostraram melhores resultados para transcondutância na região de saturação (gmSAT) devido ao forte acoplamento eletrostático entre a região da porta e do substrato. Porém os dispositivos com GP apresentam uma maior influência do campo elétrico longitudinal do dreno no canal, assim os parâmetros condutância de saída (gD) e tensão Early (VEA) são degradados, consequentemente o ganho de tensão intrínseco (AV) também. Na tecnologia com tSi de 14 nm, a influência do acoplamento eletrostático entre porta e substrato é menor em relação a referência, devido à maior espessura de tSi. Como a penetração do campo elétrico do dreno é maior em dispositivos com GP, todos os parâmetros analógicos estudados são degradados em dispositivos com GP. A última tecnologia estudada, não apresenta grande variação nos resultados quando comparadodispositivos com e sem GP. O AV, por exemplo, tem uma variação entre 1% e 3% comparando os dispositivos com e sem GP. Foram feitas análises em dispositivos das três tecnologias com comprimento de canal de 70 nm, e todos os parâmetros degradaram com a diminuição do comprimento de canal, como esperado. O fato de ter um comprimento de canal menor faz com que a influência do campo elétrico longitudinal do dreno seja mais relevante, degradando assim todos os parâmetros analógicos nos dispositivos com GP. Nos dispositivos ?G NW SOI MOSFET foram feitas análises em dispositivos pMOS e nMOS com diferentes larguras de canal (WNW = 220 nm, 40 nm e 10 nm) para diferentes VGB. Através de simulações viu-se que dispositivos com largura de canal de 40 nm possuem uma condução de corrente pela segunda interface para polarizações muito altas (VGB = +20 V para nMOS e VGB -20 V para pMOS). Todavia essa condução de corrente na segunda interface ocorre ao mesmo tempo que na primeira interface, impossibilitando fazer a separação dos efeitos de cada interface.A medida que a polarização no substrato faz com que haja uma condução na segunda interface, todos os parâmetros degradam devido a essa condução parasitária. Dispositivos estreitos sofrem menor influência de VGB e, portanto, tem os parâmetros menos degradados, diferente dos dispositivos largos que tem uma grande influência de VGB no comportamento elétrico do transistor. Quando a polarização no substrato é feita a fim de que não haja condução na segunda interface, a variação da inclinação de sublimiar entre dispositivos com WNW = 220 nm e 10 nm é menor que 2 mV/déc. Porém a corrente de dreno de estado ligado do transistor (ION) apresenta melhores resultados em dispositivos largos chegando a 6 vezes maior para nMOS e 4 vezes maior para pMOS que em dispositivos estreitos. Os parâmetros analógicos sofrem pouca influência da variação de VGB. Os dispositivos estreitos (WNW = 10 nm) praticamente têm resultados constantes para gmSAT, VEA e AV. Já os dispositivos largos (WNW = 220 nm) possuem uma pequena degradação de gmSAT para os nMOS, o que degrada levemente o AV em cerca de 10 dB. A eficiência do transistor (gm/ID) apresentou grande variação com a variação de VGB, piorando-a a medida que a segunda interface ia do estado de não condução para o estado de condução. Porém analisando os dados para a tensão que não há condução na segunda interface observou-se que, em inversão forte, a eficiência do transistor apresentou uma variação de 1,1 V-1 entre dispositivos largos (WNW = 220 nm) e estreitos (WNW = 10 nm). Com o aumento do comprimento do canal, esse valor de variação tende a diminuir e dispositivos largos passam a ser uma alternativa válida para aplicação nessa região de operação. / This work aims to study the behavior of the ultrathin body and buried oxide SOI nMOSFET (UTBB SOI nMOSFET) and the horizontal ?-gate nanowire SOI MOSFET (?G NW SOI MOSFET) with the variation of the back gate bias (VGB). The analysis were made through experimental measures and numerical simulation. In the UTBB SOI nMOSFET devices, devices with and without ground plane (GP) implantation of three different technologies were studied. Based on analytical model developed by Martino et al. the values VGB were defined. The reference technology has silicon film thickness (tSi) of 6 nm and 5 nm of SiO2 in the front oxide. The second technology has a thicker tSi of 14 nm comparing to the reference and the third technology has a high-? material in the front oxide, HfSiO. In the reference technology, the devices with GP shows better result for transconductance on saturation region (gmSAT) due to the strong coupling between front gate and substrate. However, devices with GP have major influence of the drain electrical field penetration, then the output conductance (gD) and Early voltage (VEA) are degraded, consequently the intrinsic voltage gain (AV) as well. In the technology with tSi of 14 nm, the influence of the coupling between front gate and substrate is lower because of the thicker tSi. Once the drain electrical field penetration is higher in devices with GP, all analog parameters are degraded in devices with GP. The third technology, presents results very close between devices with and without GP. The AV has a variation from 1% to 3% comparing devices with and withoutGP. Devices with channel length of 70 nm were analyzed and all parameters degraded with the decrease of the channel length, as expected. Due to the shorter channel length, the influence of the drain electrical field penetration is more relevant, degrading all the analog parameters in devices with GP. In the ?G NW SOI MOSFET devices, the analysis were done in nMOS and pMOS devices with different channel width (WNW = 220 nm, 40 nm and 10 nm) for different VGB. By the simulations, devices with channel width of 40 nm have a conduction though the back interface for very high biases (+20 V for nMOS and -20 V for pMOS). However, this conduction occurs at the same time as in the front interface, so it is not possible to separate de effects of each interface. As the substrate bias voltage induces a back gate current, all the parameters are degraded due to this parasitic current. Narrow devices are less affected by VGB and thus its parameters are less degraded, different from wider devices, in which VGB has a greater influence on their behavior. When the back gate is biased in order to avoid the conduction in back interface, the subthreshold swing variation between devices with WNW = 220 nm and 10 nm is lower than 2 mV/déc. However, the on state current (ION) has better results in wide devices reaching 6 times bigger for nMOS and 4 times bigger for pMOS The analog parameterssuffer little influence of the back gate bias variation. The narrow devices (WNW = 10 nm) have practically constant results gmSAT, VEA and AV. On the other hand, wide devices (WNW = 220 nm) have a small degradation in the gmSAT for nMOS, which slightly degrades de AV. The transistor efficiency showed great variation with the back gate bias variation, worsening as the back interface went from non-conduction state to conduction state. However, when the back gate is biased avoiding the conduction in back interface, the transistor efficiency for strong inversion region has a small variation of 1,1 V-1 between wide (WNW = 220 nm) and narrow (WNW = 10 nm) devices. As the channel length increases, this value of variation tends to decrease and wide devices become a valid alternative for applications in this region of operation.

Esse trabalho tem como objetivo estudar o comportamento de transistores de camada de silício e óxido enterrado ultrafinos (UTBB SOI nMOSFET) e transistores de nanofios horizontais com porta ômega ? (?G NW SOI MOSFET) com ênfase na variação da tensão aplicada no substrato (VGB). As análises foram feitas através de medidas experimentais e simulações numéricas. Nos dispositivos UTBB SOI nMOSFET foram estudados dispositivos com e sem implantação de plano de terra (GP), de três diferentes tecnologias, e com diferentes comprimentos de canal. A partir do modelo analítico de tensão de limiar desenvolvido por Martino et al. foram definidos os valores de VGB. A tecnologia referência possui 6 nm de camada de silício (tSi) e no óxido de porta uma camada de 5 nm de SiO2. A segunda tecnologia tem um tSi maior (14 nm) em relação a referência e a terceira tecnologia tem no óxido de porta um material de alta constante dielétrica, HfSiO. Na tecnologia de referência, os dispositivos com GP mostraram melhores resultados para transcondutância na região de saturação (gmSAT) devido ao forte acoplamento eletrostático entre a região da porta e do substrato. Porém os dispositivos com GP apresentam uma maior influência do campo elétrico longitudinal do dreno no canal, assim os parâmetros condutância de saída (gD) e tensão Early (VEA) são degradados, consequentemente o ganho de tensão intrínseco (AV) também. Na tecnologia com tSi de 14 nm, a influência do acoplamento eletrostático entre porta e substrato é menor em relação a referência, devido à maior espessura de tSi. Como a penetração do campo elétrico do dreno é maior em dispositivos com GP, todos os parâmetros analógicos estudados são degradados em dispositivos com GP. A última tecnologia estudada, não apresenta grande variação nos resultados quando comparadodispositivos com e sem GP. O AV, por exemplo, tem uma variação entre 1% e 3% comparando os dispositivos com e sem GP. Foram feitas análises em dispositivos das três tecnologias com comprimento de canal de 70 nm, e todos os parâmetros degradaram com a diminuição do comprimento de canal, como esperado. O fato de ter um comprimento de canal menor faz com que a influência do campo elétrico longitudinal do dreno seja mais relevante, degradando assim todos os parâmetros analógicos nos dispositivos com GP. Nos dispositivos ?G NW SOI MOSFET foram feitas análises em dispositivos pMOS e nMOS com diferentes larguras de canal (WNW = 220 nm, 40 nm e 10 nm) para diferentes VGB. Através de simulações viu-se que dispositivos com largura de canal de 40 nm possuem uma condução de corrente pela segunda interface para polarizações muito altas (VGB = +20 V para nMOS e VGB -20 V para pMOS). Todavia essa condução de corrente na segunda interface ocorre ao mesmo tempo que na primeira interface, impossibilitando fazer a separação dos efeitos de cada interface.A medida que a polarização no substrato faz com que haja uma condução na segunda interface, todos os parâmetros degradam devido a essa condução parasitária. Dispositivos estreitos sofrem menor influência de VGB e, portanto, tem os parâmetros menos degradados, diferente dos dispositivos largos que tem uma grande influência de VGB no comportamento elétrico do transistor. Quando a polarização no substrato é feita a fim de que não haja condução na segunda interface, a variação da inclinação de sublimiar entre dispositivos com WNW = 220 nm e 10 nm é menor que 2 mV/déc. Porém a corrente de dreno de estado ligado do transistor (ION) apresenta melhores resultados em dispositivos largos chegando a 6 vezes maior para nMOS e 4 vezes maior para pMOS que em dispositivos estreitos. Os parâmetros analógicos sofrem pouca influência da variação de VGB. Os dispositivos estreitos (WNW = 10 nm) praticamente têm resultados constantes para gmSAT, VEA e AV. Já os dispositivos largos (WNW = 220 nm) possuem uma pequena degradação de gmSAT para os nMOS, o que degrada levemente o AV em cerca de 10 dB. A eficiência do transistor (gm/ID) apresentou grande variação com a variação de VGB, piorando-a a medida que a segunda interface ia do estado de não condução para o estado de condução. Porém analisando os dados para a tensão que não há condução na segunda interface observou-se que, em inversão forte, a eficiência do transistor apresentou uma variação de 1,1 V-1 entre dispositivos largos (WNW = 220 nm) e estreitos (WNW = 10 nm). Com o aumento do comprimento do canal, esse valor de variação tende a diminuir e dispositivos largos passam a ser uma alternativa válida para aplicação nessa região de operação. / This work aims to study the behavior of the ultrathin body and buried oxide SOI nMOSFET (UTBB SOI nMOSFET) and the horizontal ?-gate nanowire SOI MOSFET (?G NW SOI MOSFET) with the variation of the back gate bias (VGB). The analysis were made through experimental measures and numerical simulation. In the UTBB SOI nMOSFET devices, devices with and without ground plane (GP) implantation of three different technologies were studied. Based on analytical model developed by Martino et al. the values VGB were defined. The reference technology has silicon film thickness (tSi) of 6 nm and 5 nm of SiO2 in the front oxide. The second technology has a thicker tSi of 14 nm comparing to the reference and the third technology has a high-? material in the front oxide, HfSiO. In the reference technology, the devices with GP shows better result for transconductance on saturation region (gmSAT) due to the strong coupling between front gate and substrate. However, devices with GP have major influence of the drain electrical field penetration, then the output conductance (gD) and Early voltage (VEA) are degraded, consequently the intrinsic voltage gain (AV) as well. In the technology with tSi of 14 nm, the influence of the coupling between front gate and substrate is lower because of the thicker tSi. Once the drain electrical field penetration is higher in devices with GP, all analog parameters are degraded in devices with GP. The third technology, presents results very close between devices with and without GP. The AV has a variation from 1% to 3% comparing devices with and withoutGP. Devices with channel length of 70 nm were analyzed and all parameters degraded with the decrease of the channel length, as expected. Due to the shorter channel length, the influence of the drain electrical field penetration is more relevant, degrading all the analog parameters in devices with GP. In the ?G NW SOI MOSFET devices, the analysis were done in nMOS and pMOS devices with different channel width (WNW = 220 nm, 40 nm and 10 nm) for different VGB. By the simulations, devices with channel width of 40 nm have a conduction though the back interface for very high biases (+20 V for nMOS and -20 V for pMOS). However, this conduction occurs at the same time as in the front interface, so it is not possible to separate de effects of each interface. As the substrate bias voltage induces a back gate current, all the parameters are degraded due to this parasitic current. Narrow devices are less affected by VGB and thus its parameters are less degraded, different from wider devices, in which VGB has a greater influence on their behavior. When the back gate is biased in order to avoid the conduction in back interface, the subthreshold swing variation between devices with WNW = 220 nm and 10 nm is lower than 2 mV/déc. However, the on state current (ION) has better results in wide devices reaching 6 times bigger for nMOS and 4 times bigger for pMOS The analog parameterssuffer little influence of the back gate bias variation. The narrow devices (WNW = 10 nm) have practically constant results gmSAT, VEA and AV. On the other hand, wide devices (WNW = 220 nm) have a small degradation in the gmSAT for nMOS, which slightly degrades de AV. The transistor efficiency showed great variation with the back gate bias variation, worsening as the back interface went from non-conduction state to conduction state. However, when the back gate is biased avoiding the conduction in back interface, the transistor efficiency for strong inversion region has a small variation of 1,1 V-1 between wide (WNW = 220 nm) and narrow (WNW = 10 nm) devices. As the channel length increases, this value of variation tends to decrease and wide devices become a valid alternative for applications in this region of operation.

Made available in DSpace on 2014-12-17T14:55:51Z (GMT). No. of bitstreams: 1 GilmaraLRA_DISSERT.pdf: 1784124 bytes, checksum: 3fa88890e9688357a4f14429c6d94ab0 (MD5) Previous issue date: 2011-07-29 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior / This work presents the analysis of an antenna of fractal microstrip of Koch with dielectric multilayers and inclinations in the ground plane, whose values of the angles are zero degree (without inclinations), three, seven and twelve degrees. This antenna consists of three dielectric layers arranged vertically on each other, using feeding microstrip line in patch 1, of the first layer, which will feed the remaining patches of the upper layers by electromagnetic coupling. The objective of this work is to analyze the effects caused by increase of the angle of inclination of the ground plane in some antenna parameters such as return loss, resonant frequency, bandwidth and radiation pattern. The presented results demonstrate that with the increase of the inclination angle it is possible to get antennas with characteristics multiband, with bigger bandwidth, and improving the impedance matching for each case analyzed, especially the larger angle / Este trabalho apresenta a an?lise de uma antena de microfita fractal de Koch com multicamadas diel?tricas e inclina??es no plano de terra, cujos valores dos ?ngulos s?o zero grau (sem inclina??es), tr?s, sete e doze graus. Esta antena ? constitu?da por tr?s camadas diel?tricas dispostas verticalmente umas sobre as outras, utilizando alimenta??o por linha de microfita no patch 1, da primeira camada, que ir? alimentar os demais patches das camadas superiores por acoplamento eletromagn?tico. O objetivo deste trabalho ? analisar os efeitos causados pelo aumento do ?ngulo de inclina??o do plano de terra em alguns par?metros da antena, tais como perda de retorno, frequ?ncia de resson?ncia, largura de banda e diagrama de radia??o. Os resultados apresentados demonstram que com o aumento do ?ngulo de inclina??o ? poss?vel obter antenas com caracter?sticas multibanda, com maiores larguras de banda, al?m de melhoramento do casamento de imped?ncias para cada caso analisado, sobretudo os de maior ?ngulo de inclina??o

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2017-02-13T19:22:37Z No. of bitstreams: 1 BrunoDeMeloPinheiro_DISSERT.pdf: 2550891 bytes, checksum: 2b356848195a021792d535749a33c6de (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2017-02-14T17:30:41Z (GMT) No. of bitstreams: 1 BrunoDeMeloPinheiro_DISSERT.pdf: 2550891 bytes, checksum: 2b356848195a021792d535749a33c6de (MD5) / Made available in DSpace on 2017-02-14T17:30:41Z (GMT). No. of bitstreams: 1 BrunoDeMeloPinheiro_DISSERT.pdf: 2550891 bytes, checksum: 2b356848195a021792d535749a33c6de (MD5) Previous issue date: 2016-07-04 / Esse trabalho visa aplicar Superf?cies Seletivas em Frequ?ncia (FSS) em arranjos de antenas planares, propondo meios que tragam melhores resultados em termos de diretividade, ganho e largura de banda. Al?m desse estudo, tamb?m foi feito inicialmente um estudo das caracter?sticas de arranjos de antenas de microfita, acoplamento m?tuo entre elementos do arranjo, trucamento do plano de terra e seus poss?veis efeitos positivos nas caracter?sticas de radia??o da antena. Para realizar tal estudo, foram reproduzidos alguns estudos de antenas de microfita e arranjos de antena de microfita, com dois elementos tipo patch, onde foram feitos os estudos do truncamento diferenciado do plano de terra. Ap?s constatar o efeito desse estudo, foi feita a escolha dos par?metros ?timos para as caracter?sticas de radia??o da antena para que possam ser feitos testes com novas geometrias de FSS sobre a antena em estudo. Esse estudo foi realizado inicialmente por meio de simula??es com o aux?lio de softwares comerciais e em seguida foram constru?dos prot?tipos dos melhores resultados encontrados na simula??o, cujos resultados foram comparados com medi??es reais para comprovar sua utilidade em aplica??es reais. / This work aims to attribute the use of Frequency Selective Surfaces (FSS) together with planar antenna arrays, proposing ways to grant better results in terms of directivity, gain and bandwidth. In addition to that study it will also be made a study about the characteristics of the arrays of microstrip antennas, mutual coupling between the elements of the array, ground plane trunking, and its benefits for the for the radiation characteristics of the antenna. For the accomplishment of that study, some results for microstrip antennas and microstrip antenna arrays with two elements were reproduced, having the unusual ground plane trunking study in addition to that. As soon as its effects were verified, the optimal parameters for the radiation characteristics of the antenna were selected and applied, so the new geometry of FSS could start being proposed on that antenna. That initial study have been made with only simulations using a commercial software and this was followed by the fabrication of prototypes of the best results of the simulations. The prototypes were measured and their results were tested and verified to be useful for the real applications, by comparison with the simulated results.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2017-03-17T19:09:01Z No. of bitstreams: 1 EdwinLuizeFerreiraBarreto_TESE.pdf: 4396827 bytes, checksum: 67d20b4064513759f618b9148557fcdd (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2017-03-17T21:47:01Z (GMT) No. of bitstreams: 1 EdwinLuizeFerreiraBarreto_TESE.pdf: 4396827 bytes, checksum: 67d20b4064513759f618b9148557fcdd (MD5) / Made available in DSpace on 2017-03-17T21:47:01Z (GMT). No. of bitstreams: 1 EdwinLuizeFerreiraBarreto_TESE.pdf: 4396827 bytes, checksum: 67d20b4064513759f618b9148557fcdd (MD5) Previous issue date: 2016-11-18 / Este trabalho tem como objetivo principal realizar o estudo e an?lise de diferentes antenas planares de microfita, atrav?s do emprego de geometrias fractais no patch ressoador e da remo??o parcial do plano de terra com acoplamento. Recentes estudos mostram que as varia??es nas formas geom?tricas do patch da antena e do plano de terra produzem mudan?as na distribui??o da densidade de corrente da estrutura e consequentemente nos modos ressonantes e na polariza??o da antena. No desenvolvimento desta tese, apresenta-se uma nova antena fractal que utiliza a t?cnica de inser??o de fendas e aberturas de forma fractal no plano de terra e tamb?m descontinuidades no transformador ? de onda na linha de transmiss?o a fim de aumentar a largura de banda e alcan?ar comportamentos espec?ficos em aplica??es de banda de frequ?ncia. Emprega-se o substrato FR-4 com dimens?es de 85,0 x 85,0 x 1,57 mm?. Al?m disso, usam-se diferentes modos de casamento de imped?ncia na linha de alimenta??o de antena como CPW (Coplanar Wave Guide) e altera??es da largura da linha de transmiss?o, a fim de obter varia??o na distribui??o de corrente e, consequentemente, na largura de banda de resposta por imped?ncia para S11 ? -10dB para banda C (3.9 GHz - 6,2 GHz) e banda S (2,0 GHz - 4,0 GHz). Uma an?lise comparativa de desempenho para a linha de microfita e CPW foi realizada, obtendo-se para alguns casos antenas circularmente polarizadas. Boa concord?ncia foi obtida entre os resultados medidos e simulados. / This work has as main objective to carry out the study and analysis of different planar microstrip antenna, by employing fractal geometry in the resonator patch and partial removal of the ground plane with coupling. Recent studies show that variations in geometric shapes of the antenna and the ground plane generate changes in current density distribution of the planar structure and consequently the resonant modes and antenna polarization. In developing this thesis presents a new fractal antenna using the technique of insertion slots and fractal shaped defects (gaps) in the ground plane and discontinuities with ? wavelength transformer in the transmission line in order to increase the bandwidth and inserting in the feed line to reach specific behaviors in three frequency bandwidth applications. We used the FR-4 substrate with dimensions of 85.0 x 85.0 x 1.57 mm?. In addition, we used different modes of impedance matching in line antenna feed as CPW (Coplanar Wave Guide), to change the width of the transmission line in order to obtain a variation in the current distribution and hence the response bandwidth impedance to S11 ? -10dB for C band (3.9 GHz - 6.2 GHz) and S band (2.0 GHz - 4.0 GHz). A comparative analysis of cases with microstrip line and CPW was made, applications in this frequency range require preferably circularly polarized antennas. Good agreement was obtained between measured and simulated results.