Nesse trabalho de mestrado estudou-se o comportamento elétrico de transistores verticais de múltiplas portas (3D) sobre isolante (SOI FinFET) sob o efeito da radiação de prótons em baixa temperatura, por meio de métodos experimentais e simulações numéricas. Inicialmente, foram comparados os comportamentos dos transistores antes e depois de serem submetidos à radiação de prótons, em temperatura ambiente. Esta análise foi realizada tanto para dispositivos com canal do tipo p quanto do tipo n, estudando-se tanto como as características analógicas são alteradas após o dispositivo ser irradiado por prótons com uma energia de aproximadamente 60 MeV quanto as características digitais. Estudou-se os efeitos da dose total ionizante (TID) nos dispositivos SOI FinFETs. Estes efeitos se manifestam de formas diferentes, muitas vezes opostas, para transistores nMOS e pMOS. Os efeitos da radiação na inclinação de sublimiar (SS) dos pFinFETs, por exemplo, resultaram em uma melhoria da velocidade de chaveamento, enquanto que os nFinFET sofreram uma degradação. Já a variação negativa da tensão de limiar (VT), uma vez que a maior parte das cargas acumuladas no óxido são positivas, deixa os transistores pMOS mais imunes a corrente parasitária da segunda interface, e novamente degrada as características dos nMOS. Os transistores com aletas mais largas têm uma maior área de óxido enterrado abaixo do filme de silício, o que resulta em um maior acúmulo de cargas. Portanto, a degradação dos parâmetros foi mais acentuada do que em dispositivos com aletas mais estreitas. Transistores com canal curto estão sujeitos aos efeitos de canal curto e se mostraram mais suscetíveis à radiação de próton na região de sublimiar. Além da análise dos parâmetros básicos, realizou-se uma análise de compromisso entre três parâmetros analógicos: a eficiência do transistor (gm/ID), a frequência de ganho unitário (fT) e o ganho intrínseco de tensão (AV). Eles foram estudados em função do coeficiente de inversão (IC), sendo possível verificar o comportamento dos dispositivos em cada regime de inversão e, posteriormente, o melhor compromisso entre os parâmetros, para uma dada aplicação. Em baixas temperaturas foi também observado que enquanto para os parâmetros digitais, os transistores de canal p mostraram um melhor desempenho quando focando os parâmetros digitais (tensão de limiar e inclinação de sublimiar), nFinFETs mostraram-se mais imunes a radiação de prótons em baixa temperatura, quando analisados os parâmetros analógicos como o ganho intrínseco de tensão (resposta mais estável à radiação em baixas temperaturas). / This master degree\'s dissertation aims to study the low temperature electrical behavior of tridimensional transistors on insulator (SOI FinFET) under the effects of proton radiation, through experimental methods and numeric simulations. Initially, it was compared the transistors\' behavior before and after they have been subjected to proton radiation, at room temperature. This analysis was performed for both p- and n-channel devices, studying how the analog parameters change after the devices are irradiated by protons with approximately 60 MeV energy. The effects of total ionization dose on SOI FinFET devices were studied. These effects are manifested in different, very often opposing ways for nMOS and pMOS transistors. The radiation effects on the subthreshold slope (SS) in pFinFETs, for example, resulted in a switching speed improvement, while the nFinFETs were degraded. Also, the negative shift in the threshold voltage (VT), as most of the oxide trapped charges are positive, made the pMOS transistors more immune to the parasitic current at the second interface, and, again, the nMOS ones had their characteristics degraded. The wide-fin transistors have a bigger oxide area beneath the silicon film, which results in a greater charge buildup. Hence, the parameter degradation was more substantial than for narrow-fin devices. Short-channel transistors are subject to short-channel effects and showed themselves more susceptible to proton irradiation at the subthreshold region. In addition to the basic parameter analysis, it was done a tradeoff analysis between three analog parameters: the transistor efficiency (gm/ID), the unit gain frequency (fT) and the intrinsic voltage gain (AV). They have been studied as a function of the inversion coefficient (IC), where it was possible to observe the devices\' behavior for each inversion regime and, after, the best tradeoff between the parameters, for a given application. At low temperature, it was also observed that while pFinFETs have a better performance when looking at digital parameters VTH and SS after irradiation, nFinFETs showed more immunity to proton radiation when analyzed from their analog parameter with a more stable response to low temperatures.

Neste trabalho iniciou-se os estudos com transistores de tunelamento por efeito de campo (TFET) de silício (Si) em estruturas de nanofios (NW-TFET), analisando o efeito da redução do diâmetro dos nanofios, de 167 nm até 15 nm, através de analises baseadas em medidas experimentais e simulações numéricas. Para diâmetros maiores que 30 nm, os dispositivos são pouco influenciados pela redução do diâmetro. Para diâmetros menores que 30 nm, ao diminui-los, o tunelamento entre bandas (BTBT) passa a ser o mecanismo dominante, aumentando a corrente de dreno normalizada. Reduzindo o diâmetro em baixa condução, a maior parte da junção passa a ser dominada por BTBT, aumentando a eficiência devido ao melhor acoplamento eletrostático, reduzindo a inclinação de sublimiar (SS). A análise em diferentes temperaturas (de 10 K a 423 K) destes TFETs de estruturas de nanofios mostrou que o aumento da temperatura aumentou tanto a corrente de estado ligado (ION) quanto a de estado desligado (IOFF), sendo que o aumento de IOFF é responsável pela degradação da eficiência em baixa condução. Para melhorar o desempenho dos dispositivos TFET de Si, que possuem baixa corrente, foram utilizados dispositivos experimentais com fontes de Germânio (Ge) e de uma liga de Si e Ge (Si0,73Ge0,27). O aumento da concentração de Ge na fonte reduz a largura da banda proibida (EG), resultando em um aumento da corrente de BTBT nos dispositivos. Esse aumento da corrente de BTBT também aumenta a transcondutância (gm) e o ganho intrínseco de tensão (AV). Para melhorar ainda mais o desempenho dos TFETs, foram estudados novos dispositivos fabricado com Arseneto de Indio-Galio (InXGa1-XAs), com leiaute em anel, com comprimento de canal de 5 µm e largura de canal de 400 µm, utilizando dispositivos experimentais e simulados. O uso desse material gera um grande aumento de ION devido ao aumento considerável de BTBT, alcançando valores de SS próximos a 60mV/dec, valor muito menor que 200mV/dec obtido nos dispositivos de Si. Os dispositivos com InXGa1-XAs apresentaram alto AV (~50 dB) mesmo em baixas polarizações, sendo promissores em aplicações de baixa tensão e baixa potência. Aumento da concentração de In (In0,7Ga0,3As) reduz EG, aumentando BTBT. O aumento de BTBT aumenta gm, porém, aumenta também a condutância de saída (gD), aumentando AV para alto VGS e reduzindo para baixos VGS. A redução da espessura de HfO2, de 3nm para 2nm, resultou em melhoria em todos os dispositivos devido ao melhor acoplamento eletrostático, onde o dispositivo de In0,53Ga0,47As apresentou um SS de 56mV/dec. A temperatura influencia mais gD que gm, aumentando AV em baixas temperaturas. O uso de fonte gasosa na difusão de Zinco (Zn), no lugar de fonte sólida, resultou em uma junção mais abrupta, aumentando ION e melhorando SS. Pode-se obter um dispositivo otimizado utilizando In0,7Ga0,3As utilizando difusão de Zn na fonte por fase gasosa, para dispositivos que vão atuar em aplicações digitais, ou utilizando difusão de Zn na fonte por fonte sólida, para dispositivos que vão atuar em aplicações analógicas, ambos à 520ºC por 1 minuto, utilizando 2 nm de HfO2 na porta. / In this work, initially it was studied Silicon (Si) n type tunnel field effects transistors (TFET) in nanowire structures (NW-TFET), analyzing the diameter reduction effect of the nanowires, from 167 nm to 15 nm, using experimental measurements and numerical simulations. For diameters higher than 30 nm, the devices are less influenced by the diameter reduction. For diameters lower than 30 nm, decreasing the diameter, band-to-band tunneling (BTBT) start to become the dominant mechanism, increasing the normalized drain current. Reducing the diameter, in low conduction, the most of the junction becomes dominated by BTBT, increasing the transistor efficiency due to the better electrostatic coupling, reducing the subthreshold swing (SS). The analysis of this nTFETs at different temperatures (from 10 K to 423 K) showed that at high temperatures both the on and the off state current (ION and IOFF) of these NW-TFETs have raised, degrading SS, and consequently the efficiency at low conduction. In order to improve ION, which is very low in pure Si nTFETs, experimental devices using source made by Ge and Si0.73Ge0.27 was studied. The increase of the Ge concentration in the source reduces the bandgap results in higher BTBT current. This high BTBT current also lead the transconductance (gm) and the intrinsic voltage gain (AV) to increase. To further improve the TFETs performance, new devices made of InGaAs with ring layout, with channel length of 5 µm and channel width of 400 µm was studied, using experimental and simulated data. The use of InGaAs generates a large increase of ION due to its low bandgap, enabling to reach values of SS near 60 mV/dec, much steeper than the 200mV/dec obtained on Si nTFETs. These InGaAs nTFETs have presented high AV (~50 dB), even at low bias, being promising devices in low power low voltage applications. When increasing the In concentration in the InXGa1-XAs TFET the bandgap is reduced, improving the BTBT current. The BTBT raise leads both gm and the output conductance (gD) to increase, improving AV for high VGS bias and degrading it at low VGS bias. The reduction of the HfO2 thickness, from 3 nm to 2 nm, have resulted in improvement all devices due to the better electrostatic coupling, where the In0.53Ga0.47As device have presented SS of 56mV/dec. As the temperature have more influence in gD than gm, AV is improved at low temperatures. The use of gas phase Zn diffusion at the source doping, instead of solid source Zn diffusion, have increased ION and improved SS. The possibly reason to this behavior is the higher abruptness of the source/channel junction when using gas phase Zn diffusion. An optimized device can be obtained using a device with In0,7Ga0,3As with the source diffusion made by gas phase, for devices to be used in digital applications, or with the source diffusion made by solid source, for devices to be used in analog applications. Both diffusion process made at 520 ºC, using 2 nm of HfO2 in the gate stack.

Este trabalho tem como objetivo estudar transistores estado da arte desenvolvidos no imec, Bélgica, e dessa forma, contribuir para a evolução tecnológica do Brasil. Tratam-se de transistores sem extensão de fonte e dreno (SemExt), analisados sob diferentes aspectos. São estudados transistores SOI (Silicon-On-Insulator) de múltiplas portas (MuGFETs) e SOI planares de camada de silício e óxido enterrado ultrafinos (UTBB). Diversos comprimentos de óxido espaçador são comparados a fim de se determinar o melhor comportamento elétrico, baseado nas características digital e analógica desses transistores. A caracterização elétrica dos transistores é realizada com base em medidas experimentais estáticas e dinâmicas e o uso de simulações numéricas complementa a análise dos resultados. Os MuGFETs de porta tripla são caracterizados em função dos principais parâmetros digitais e analógicos, onde os transistores sem extensão de fonte e dreno (F/D) apresentam desempenho elétrico superior aos com extensão na maior parte das análises. Como exemplo, obteve-se experimentalmente que a inclinação de sublimiar do dispositivo sem extensão reduziu até 75 mV/dec, quando comparado com o valor do transistor de referência de 545 mV/dec para o comprimento efetivo de canal, Leff=50 nm. Apesar do transistor sem extensão apresentar menor transcondutância (gm), a razão das correntes no estado ligado (Ion) e desligado (Ioff) é até 3 vezes maior que nos dispositivos de referência. O ganho intrínseco de tensão (AV), por sua vez, é capaz de aumentar até 9 dB em relação ao dispositivo com sobreposição de porta, graças ao melhor desempenho da eficiência do transistor (gm/IDS) assim como da tensão Early (VEA). Da mesma forma, os SOI UTBB apresentam melhores resultados quando as regiões de extensão de fonte e dreno são suprimidas da estrutura. Neste caso, o comprimento efetivo de canal torna-se modulável com a tensão de porta, ou seja, para cada valor de tensão na porta, haverá um valor diferente de Leff, e esta é a principal razão para a melhoria do transistor. Além disso, os dispositivos sem extensão são mais imunes ao campo elétrico horizontal do dreno, o que diminui a influência deste campo sobre as cargas do canal. Como resultado, transistores com maiores comprimentos de regiões sem extensões de F/D apresentam melhores resultados como, por exemplo, a razão Ion/Ioff é três vezes maior que aqueles observados nos transistores de referência e o ganho intrínseco de tensão é 60% maior. Os SOI UTBB são submetidos a duas outras análises. A primeira focada no estudo de ruído de baixa frequência. Neste estudo, duas espessuras de camada de silício (tSi) do SOI UTBB são comparadas. Nota-se que quanto mais fina a espessura tSi, maior é a influência de uma interface sobre a outra. Logo, o ruído presente em uma interface afeta a outra e vice-versa. Devido ao elevado acoplamento entre a 1ª e 2ª interfaces, cargas alocadas em diferentes posições nos filmes de óxido e silício podem contribuir para o ruído gerado em ambas as interfaces. Os transistores sem extensão também são analisados em função do dielétrico de porta, onde dispositivos com dióxido de silício são comparados aos transistores com dielétrico de alto valor (alto K), que fornecem, como esperado, maior nível de ruído devido a maior densidade de armadilhas na interface desses óxidos (cerca de duas ordens de grandeza maior que a do SiO2). O segundo estudo refere-se a análise do distúrbio em células de memória de corpo flutuante (FBRAM). Os transistores SOI UTBB são aplicados como memória e através da mudança nas polarizações de repouso foi possível induzir o efeito de distúrbio nos dados armazenados. Dessa forma, uma janela de operação onde a perturbação no dado é parcial foi estimada. Com isso, a condição de escrita do bit 0 pôde ser otimizada fora da região de distúrbio total, sem prejudicar o tempo de retenção e a janela de leitura da memória. Com base nas análises realizadas, foi constatado que os transistores sem extensão respondem melhor à questão do escalamento, sendo menos susceptíveis aos efeitos de canal curto. São indicados para operarem em circuitos de baixa tensão e baixa potência, onde não haja necessidade de alta velocidade de chaveamento. Além do mais, eles são mais indicados para operarem como memória FBRAM por serem menos dependentes dos efeitos da corrente de GIDL (Gate Induced Drain Leakage). E, uma vez que foram otimizados para aplicações de memória, a possibilidade de usar dielétricos de porta formados por óxido de silício, resulta em um melhor desempenho em termos de ruído de baixa frequência. / This work aims to study the state-of-the-art transistors, developed at imec, Belgium, in order to contribute to the Brazilian technological evolution. These are the source/drain extensionless transistors (SemExt), which are analyzed under different aspects. Multiple gate (MuGFETs) SOI (Silicon-On-Insulator) transistors are studied as well as the planar SOI ones with ultrathin body and BOX thicknesses (UTBB). Several spacer lengths are analyzed in order to determine the better electrical behavior, based on the transistor digital and analog features. The transistor electrical characterization is based on experimental static and dynamic measurements and the use of numerical simulations complements the analysis of the results. The triple gate MuGFET are characterized as a function of the main digital and analog parameters, where the source/drain (S/D) extensionless devices show superior electrical behavior compared to the conventional devices with S/D extensions in the most part of the analysis. As an example, the subthreshold slope of the extensionless transistors reduced, experimentally, up to 75 mV/dec, compared to the reference ones for the effective channel length of Leff=50 nm. Despite the extensionless transistors present the smaller transconductance (gm), the ratio between the on-current (Ion) and the off-current (Ioff) is three times higher than in the reference devices. On the other side, the intrinsic voltage gain (AV) increases up to 9 dB compared to the overlapped devices thanks to the better performance of the transistor efficiency (gm/IDS) as well as the Early voltage (VEA). Similarly, SOI UTBB presents better results when the source/drain extensions are eliminated from the structure. In this case, the effective channel length is modulated by the gate bias, which means that for each gate voltage drop there will be a different Leff, that is the main reason to improve the transistor characteristics. Moreover, the extensionless devices are more immune to the drain horizontal electric field, what decreases its influence on the channel charges. As a result, transistors with longer source/drain extensionless regions present better results, such as the Ion/Ioff ratio three times higher than the reference devices and about 60% of improvement in the intrinsic voltage gain. SOI UTBBs are submitted to two other analyses. The first one is focused on the low frequency noise study. In this case, two silicon film thicknesses (tSi) are compared. It is observed that the thinner the thickness, the greater the influence from one interface to the other. Consequently, the noise presented in one interface affects the other and vice-versa. Due to the higher coupling between the front and back interfaces, the charges which are allocated in different positions in the oxide and silicon films can contribute to the generated noise in both interfaces. The extensionless transistors are also analyzed as a function of the gate dielectric, where the devices with silicon dioxide are compared to the ones with high dielectric constant (high K) material, which present, as expected, higher noise level due to the elevated trap density (about two orders of magnitude higher than the SiO2). The second study refers to the analysis of the floating body memory (FBRAM) disturb. SOI UTBB transistors are applied as memory and by changing the holding bias condition it was possible to induce the disturb effect in the storage data. In this way, a window of operation where the disturb is partial was estimated. Based on that, the writing 0 condition was optimized out of the region of total disturb, with no loss in the retention time and in the memory read window. Based on the performed analyzes it was observed that extensionless transistors are more scalable, being less susceptible to the short channel effects. They are properly indicated to be applied in low-power and low-voltage circuits, where there are no requirements for fast switching. Moreover, they behave better applied as FBRAM since they are less dependent to the GIDL (Gate Induced Drain Leakage) current. And, since they were optimized to memory applications, the possibility to use silicon dioxide dielectric results in a better behavior in terms of low frequency noise.

Neste trabalho iniciou-se os estudos com transistores de tunelamento por efeito de campo (TFET) de silício (Si) em estruturas de nanofios (NW-TFET), analisando o efeito da redução do diâmetro dos nanofios, de 167 nm até 15 nm, através de analises baseadas em medidas experimentais e simulações numéricas. Para diâmetros maiores que 30 nm, os dispositivos são pouco influenciados pela redução do diâmetro. Para diâmetros menores que 30 nm, ao diminui-los, o tunelamento entre bandas (BTBT) passa a ser o mecanismo dominante, aumentando a corrente de dreno normalizada. Reduzindo o diâmetro em baixa condução, a maior parte da junção passa a ser dominada por BTBT, aumentando a eficiência devido ao melhor acoplamento eletrostático, reduzindo a inclinação de sublimiar (SS). A análise em diferentes temperaturas (de 10 K a 423 K) destes TFETs de estruturas de nanofios mostrou que o aumento da temperatura aumentou tanto a corrente de estado ligado (ION) quanto a de estado desligado (IOFF), sendo que o aumento de IOFF é responsável pela degradação da eficiência em baixa condução. Para melhorar o desempenho dos dispositivos TFET de Si, que possuem baixa corrente, foram utilizados dispositivos experimentais com fontes de Germânio (Ge) e de uma liga de Si e Ge (Si0,73Ge0,27). O aumento da concentração de Ge na fonte reduz a largura da banda proibida (EG), resultando em um aumento da corrente de BTBT nos dispositivos. Esse aumento da corrente de BTBT também aumenta a transcondutância (gm) e o ganho intrínseco de tensão (AV). Para melhorar ainda mais o desempenho dos TFETs, foram estudados novos dispositivos fabricado com Arseneto de Indio-Galio (InXGa1-XAs), com leiaute em anel, com comprimento de canal de 5 µm e largura de canal de 400 µm, utilizando dispositivos experimentais e simulados. O uso desse material gera um grande aumento de ION devido ao aumento considerável de BTBT, alcançando valores de SS próximos a 60mV/dec, valor muito menor que 200mV/dec obtido nos dispositivos de Si. Os dispositivos com InXGa1-XAs apresentaram alto AV (~50 dB) mesmo em baixas polarizações, sendo promissores em aplicações de baixa tensão e baixa potência. Aumento da concentração de In (In0,7Ga0,3As) reduz EG, aumentando BTBT. O aumento de BTBT aumenta gm, porém, aumenta também a condutância de saída (gD), aumentando AV para alto VGS e reduzindo para baixos VGS. A redução da espessura de HfO2, de 3nm para 2nm, resultou em melhoria em todos os dispositivos devido ao melhor acoplamento eletrostático, onde o dispositivo de In0,53Ga0,47As apresentou um SS de 56mV/dec. A temperatura influencia mais gD que gm, aumentando AV em baixas temperaturas. O uso de fonte gasosa na difusão de Zinco (Zn), no lugar de fonte sólida, resultou em uma junção mais abrupta, aumentando ION e melhorando SS. Pode-se obter um dispositivo otimizado utilizando In0,7Ga0,3As utilizando difusão de Zn na fonte por fase gasosa, para dispositivos que vão atuar em aplicações digitais, ou utilizando difusão de Zn na fonte por fonte sólida, para dispositivos que vão atuar em aplicações analógicas, ambos à 520ºC por 1 minuto, utilizando 2 nm de HfO2 na porta. / In this work, initially it was studied Silicon (Si) n type tunnel field effects transistors (TFET) in nanowire structures (NW-TFET), analyzing the diameter reduction effect of the nanowires, from 167 nm to 15 nm, using experimental measurements and numerical simulations. For diameters higher than 30 nm, the devices are less influenced by the diameter reduction. For diameters lower than 30 nm, decreasing the diameter, band-to-band tunneling (BTBT) start to become the dominant mechanism, increasing the normalized drain current. Reducing the diameter, in low conduction, the most of the junction becomes dominated by BTBT, increasing the transistor efficiency due to the better electrostatic coupling, reducing the subthreshold swing (SS). The analysis of this nTFETs at different temperatures (from 10 K to 423 K) showed that at high temperatures both the on and the off state current (ION and IOFF) of these NW-TFETs have raised, degrading SS, and consequently the efficiency at low conduction. In order to improve ION, which is very low in pure Si nTFETs, experimental devices using source made by Ge and Si0.73Ge0.27 was studied. The increase of the Ge concentration in the source reduces the bandgap results in higher BTBT current. This high BTBT current also lead the transconductance (gm) and the intrinsic voltage gain (AV) to increase. To further improve the TFETs performance, new devices made of InGaAs with ring layout, with channel length of 5 µm and channel width of 400 µm was studied, using experimental and simulated data. The use of InGaAs generates a large increase of ION due to its low bandgap, enabling to reach values of SS near 60 mV/dec, much steeper than the 200mV/dec obtained on Si nTFETs. These InGaAs nTFETs have presented high AV (~50 dB), even at low bias, being promising devices in low power low voltage applications. When increasing the In concentration in the InXGa1-XAs TFET the bandgap is reduced, improving the BTBT current. The BTBT raise leads both gm and the output conductance (gD) to increase, improving AV for high VGS bias and degrading it at low VGS bias. The reduction of the HfO2 thickness, from 3 nm to 2 nm, have resulted in improvement all devices due to the better electrostatic coupling, where the In0.53Ga0.47As device have presented SS of 56mV/dec. As the temperature have more influence in gD than gm, AV is improved at low temperatures. The use of gas phase Zn diffusion at the source doping, instead of solid source Zn diffusion, have increased ION and improved SS. The possibly reason to this behavior is the higher abruptness of the source/channel junction when using gas phase Zn diffusion. An optimized device can be obtained using a device with In0,7Ga0,3As with the source diffusion made by gas phase, for devices to be used in digital applications, or with the source diffusion made by solid source, for devices to be used in analog applications. Both diffusion process made at 520 ºC, using 2 nm of HfO2 in the gate stack.

Nesse trabalho de mestrado estudou-se o comportamento elétrico de transistores verticais de múltiplas portas (3D) sobre isolante (SOI FinFET) sob o efeito da radiação de prótons em baixa temperatura, por meio de métodos experimentais e simulações numéricas. Inicialmente, foram comparados os comportamentos dos transistores antes e depois de serem submetidos à radiação de prótons, em temperatura ambiente. Esta análise foi realizada tanto para dispositivos com canal do tipo p quanto do tipo n, estudando-se tanto como as características analógicas são alteradas após o dispositivo ser irradiado por prótons com uma energia de aproximadamente 60 MeV quanto as características digitais. Estudou-se os efeitos da dose total ionizante (TID) nos dispositivos SOI FinFETs. Estes efeitos se manifestam de formas diferentes, muitas vezes opostas, para transistores nMOS e pMOS. Os efeitos da radiação na inclinação de sublimiar (SS) dos pFinFETs, por exemplo, resultaram em uma melhoria da velocidade de chaveamento, enquanto que os nFinFET sofreram uma degradação. Já a variação negativa da tensão de limiar (VT), uma vez que a maior parte das cargas acumuladas no óxido são positivas, deixa os transistores pMOS mais imunes a corrente parasitária da segunda interface, e novamente degrada as características dos nMOS. Os transistores com aletas mais largas têm uma maior área de óxido enterrado abaixo do filme de silício, o que resulta em um maior acúmulo de cargas. Portanto, a degradação dos parâmetros foi mais acentuada do que em dispositivos com aletas mais estreitas. Transistores com canal curto estão sujeitos aos efeitos de canal curto e se mostraram mais suscetíveis à radiação de próton na região de sublimiar. Além da análise dos parâmetros básicos, realizou-se uma análise de compromisso entre três parâmetros analógicos: a eficiência do transistor (gm/ID), a frequência de ganho unitário (fT) e o ganho intrínseco de tensão (AV). Eles foram estudados em função do coeficiente de inversão (IC), sendo possível verificar o comportamento dos dispositivos em cada regime de inversão e, posteriormente, o melhor compromisso entre os parâmetros, para uma dada aplicação. Em baixas temperaturas foi também observado que enquanto para os parâmetros digitais, os transistores de canal p mostraram um melhor desempenho quando focando os parâmetros digitais (tensão de limiar e inclinação de sublimiar), nFinFETs mostraram-se mais imunes a radiação de prótons em baixa temperatura, quando analisados os parâmetros analógicos como o ganho intrínseco de tensão (resposta mais estável à radiação em baixas temperaturas). / This master degree\'s dissertation aims to study the low temperature electrical behavior of tridimensional transistors on insulator (SOI FinFET) under the effects of proton radiation, through experimental methods and numeric simulations. Initially, it was compared the transistors\' behavior before and after they have been subjected to proton radiation, at room temperature. This analysis was performed for both p- and n-channel devices, studying how the analog parameters change after the devices are irradiated by protons with approximately 60 MeV energy. The effects of total ionization dose on SOI FinFET devices were studied. These effects are manifested in different, very often opposing ways for nMOS and pMOS transistors. The radiation effects on the subthreshold slope (SS) in pFinFETs, for example, resulted in a switching speed improvement, while the nFinFETs were degraded. Also, the negative shift in the threshold voltage (VT), as most of the oxide trapped charges are positive, made the pMOS transistors more immune to the parasitic current at the second interface, and, again, the nMOS ones had their characteristics degraded. The wide-fin transistors have a bigger oxide area beneath the silicon film, which results in a greater charge buildup. Hence, the parameter degradation was more substantial than for narrow-fin devices. Short-channel transistors are subject to short-channel effects and showed themselves more susceptible to proton irradiation at the subthreshold region. In addition to the basic parameter analysis, it was done a tradeoff analysis between three analog parameters: the transistor efficiency (gm/ID), the unit gain frequency (fT) and the intrinsic voltage gain (AV). They have been studied as a function of the inversion coefficient (IC), where it was possible to observe the devices\' behavior for each inversion regime and, after, the best tradeoff between the parameters, for a given application. At low temperature, it was also observed that while pFinFETs have a better performance when looking at digital parameters VTH and SS after irradiation, nFinFETs showed more immunity to proton radiation when analyzed from their analog parameter with a more stable response to low temperatures.

Este trabalho tem como objetivo estudar transistores estado da arte desenvolvidos no imec, Bélgica, e dessa forma, contribuir para a evolução tecnológica do Brasil. Tratam-se de transistores sem extensão de fonte e dreno (SemExt), analisados sob diferentes aspectos. São estudados transistores SOI (Silicon-On-Insulator) de múltiplas portas (MuGFETs) e SOI planares de camada de silício e óxido enterrado ultrafinos (UTBB). Diversos comprimentos de óxido espaçador são comparados a fim de se determinar o melhor comportamento elétrico, baseado nas características digital e analógica desses transistores. A caracterização elétrica dos transistores é realizada com base em medidas experimentais estáticas e dinâmicas e o uso de simulações numéricas complementa a análise dos resultados. Os MuGFETs de porta tripla são caracterizados em função dos principais parâmetros digitais e analógicos, onde os transistores sem extensão de fonte e dreno (F/D) apresentam desempenho elétrico superior aos com extensão na maior parte das análises. Como exemplo, obteve-se experimentalmente que a inclinação de sublimiar do dispositivo sem extensão reduziu até 75 mV/dec, quando comparado com o valor do transistor de referência de 545 mV/dec para o comprimento efetivo de canal, Leff=50 nm. Apesar do transistor sem extensão apresentar menor transcondutância (gm), a razão das correntes no estado ligado (Ion) e desligado (Ioff) é até 3 vezes maior que nos dispositivos de referência. O ganho intrínseco de tensão (AV), por sua vez, é capaz de aumentar até 9 dB em relação ao dispositivo com sobreposição de porta, graças ao melhor desempenho da eficiência do transistor (gm/IDS) assim como da tensão Early (VEA). Da mesma forma, os SOI UTBB apresentam melhores resultados quando as regiões de extensão de fonte e dreno são suprimidas da estrutura. Neste caso, o comprimento efetivo de canal torna-se modulável com a tensão de porta, ou seja, para cada valor de tensão na porta, haverá um valor diferente de Leff, e esta é a principal razão para a melhoria do transistor. Além disso, os dispositivos sem extensão são mais imunes ao campo elétrico horizontal do dreno, o que diminui a influência deste campo sobre as cargas do canal. Como resultado, transistores com maiores comprimentos de regiões sem extensões de F/D apresentam melhores resultados como, por exemplo, a razão Ion/Ioff é três vezes maior que aqueles observados nos transistores de referência e o ganho intrínseco de tensão é 60% maior. Os SOI UTBB são submetidos a duas outras análises. A primeira focada no estudo de ruído de baixa frequência. Neste estudo, duas espessuras de camada de silício (tSi) do SOI UTBB são comparadas. Nota-se que quanto mais fina a espessura tSi, maior é a influência de uma interface sobre a outra. Logo, o ruído presente em uma interface afeta a outra e vice-versa. Devido ao elevado acoplamento entre a 1ª e 2ª interfaces, cargas alocadas em diferentes posições nos filmes de óxido e silício podem contribuir para o ruído gerado em ambas as interfaces. Os transistores sem extensão também são analisados em função do dielétrico de porta, onde dispositivos com dióxido de silício são comparados aos transistores com dielétrico de alto valor (alto K), que fornecem, como esperado, maior nível de ruído devido a maior densidade de armadilhas na interface desses óxidos (cerca de duas ordens de grandeza maior que a do SiO2). O segundo estudo refere-se a análise do distúrbio em células de memória de corpo flutuante (FBRAM). Os transistores SOI UTBB são aplicados como memória e através da mudança nas polarizações de repouso foi possível induzir o efeito de distúrbio nos dados armazenados. Dessa forma, uma janela de operação onde a perturbação no dado é parcial foi estimada. Com isso, a condição de escrita do bit 0 pôde ser otimizada fora da região de distúrbio total, sem prejudicar o tempo de retenção e a janela de leitura da memória. Com base nas análises realizadas, foi constatado que os transistores sem extensão respondem melhor à questão do escalamento, sendo menos susceptíveis aos efeitos de canal curto. São indicados para operarem em circuitos de baixa tensão e baixa potência, onde não haja necessidade de alta velocidade de chaveamento. Além do mais, eles são mais indicados para operarem como memória FBRAM por serem menos dependentes dos efeitos da corrente de GIDL (Gate Induced Drain Leakage). E, uma vez que foram otimizados para aplicações de memória, a possibilidade de usar dielétricos de porta formados por óxido de silício, resulta em um melhor desempenho em termos de ruído de baixa frequência. / This work aims to study the state-of-the-art transistors, developed at imec, Belgium, in order to contribute to the Brazilian technological evolution. These are the source/drain extensionless transistors (SemExt), which are analyzed under different aspects. Multiple gate (MuGFETs) SOI (Silicon-On-Insulator) transistors are studied as well as the planar SOI ones with ultrathin body and BOX thicknesses (UTBB). Several spacer lengths are analyzed in order to determine the better electrical behavior, based on the transistor digital and analog features. The transistor electrical characterization is based on experimental static and dynamic measurements and the use of numerical simulations complements the analysis of the results. The triple gate MuGFET are characterized as a function of the main digital and analog parameters, where the source/drain (S/D) extensionless devices show superior electrical behavior compared to the conventional devices with S/D extensions in the most part of the analysis. As an example, the subthreshold slope of the extensionless transistors reduced, experimentally, up to 75 mV/dec, compared to the reference ones for the effective channel length of Leff=50 nm. Despite the extensionless transistors present the smaller transconductance (gm), the ratio between the on-current (Ion) and the off-current (Ioff) is three times higher than in the reference devices. On the other side, the intrinsic voltage gain (AV) increases up to 9 dB compared to the overlapped devices thanks to the better performance of the transistor efficiency (gm/IDS) as well as the Early voltage (VEA). Similarly, SOI UTBB presents better results when the source/drain extensions are eliminated from the structure. In this case, the effective channel length is modulated by the gate bias, which means that for each gate voltage drop there will be a different Leff, that is the main reason to improve the transistor characteristics. Moreover, the extensionless devices are more immune to the drain horizontal electric field, what decreases its influence on the channel charges. As a result, transistors with longer source/drain extensionless regions present better results, such as the Ion/Ioff ratio three times higher than the reference devices and about 60% of improvement in the intrinsic voltage gain. SOI UTBBs are submitted to two other analyses. The first one is focused on the low frequency noise study. In this case, two silicon film thicknesses (tSi) are compared. It is observed that the thinner the thickness, the greater the influence from one interface to the other. Consequently, the noise presented in one interface affects the other and vice-versa. Due to the higher coupling between the front and back interfaces, the charges which are allocated in different positions in the oxide and silicon films can contribute to the generated noise in both interfaces. The extensionless transistors are also analyzed as a function of the gate dielectric, where the devices with silicon dioxide are compared to the ones with high dielectric constant (high K) material, which present, as expected, higher noise level due to the elevated trap density (about two orders of magnitude higher than the SiO2). The second study refers to the analysis of the floating body memory (FBRAM) disturb. SOI UTBB transistors are applied as memory and by changing the holding bias condition it was possible to induce the disturb effect in the storage data. In this way, a window of operation where the disturb is partial was estimated. Based on that, the writing 0 condition was optimized out of the region of total disturb, with no loss in the retention time and in the memory read window. Based on the performed analyzes it was observed that extensionless transistors are more scalable, being less susceptible to the short channel effects. They are properly indicated to be applied in low-power and low-voltage circuits, where there are no requirements for fast switching. Moreover, they behave better applied as FBRAM since they are less dependent to the GIDL (Gate Induced Drain Leakage) current. And, since they were optimized to memory applications, the possibility to use silicon dioxide dielectric results in a better behavior in terms of low frequency noise.

Esse trabalho de mestrado teve como estudo o transistor Túnel-FET (TFET) fabricado em estrutura de nanofio de silício. Este estudo foi feito de forma teórica (simulação numérica) e experimental. Foram estudadas as principais características digitais e analógicas do dispositivo e seu potencial para uso em circuitos integrados avançados para a próxima década. A análise foi feita através da extração experimental e estudo dos principais parâmetros do dispositivo, tais como inclinação de sublimiar, transcondutância (gm), condutância de saída (gd), ganho intrínseco de tensão (AV) e eficiência do transistor. As medidas experimentais foram comparadas com os resultados obtidos pela simulação. Através do uso de diferentes parâmetros de ajuste e modelos de simulação, justificou-se o comportamento do dispositivo observado experimentalmente. Durante a execução deste trabalho estudou-se a influência da escolha do material de fonte no desempenho do dispositivo, bem como o impacto do diâmetro do nanofio nos principais parâmetros analógicos do transistor. Os dispositivos compostos por fonte de SiGe apresentaram valores maiores de gm e gd do que aqueles compostos por fonte de silício. A diferença percentual entre os valores de transcondutância para os diferentes materiais de fonte variou de 43% a 96%, sendo dependente do método utilizado para comparação, e a diferença percentual entre os valores de condutância de saída variou de 38% a 91%. Observou-se também uma degradação no valor de AV com a redução do diâmetro do nanofio. O ganho calculado a partir das medidas experimentais para o dispositivo com diâmetro de 50 nm é aproximadamente 45% menor do que o correspondente ao diâmetro de 110 nm. Adicionalmente estudou-se o impacto do diâmetro considerando diferentes polarizações de porta (VG) e concluiu-se que os TFETs apresentam melhor desempenho para baixos valores de VG (houve uma redução de aproximadamente 88% no valor de AV com o aumento da tensão de porta de 1,25 V para 1,9 V). A sobreposição entre porta e fonte e o perfil de dopantes na junção de tunelamento também foram analisados a fim de compreender qual combinação dessas características resultariam em um melhor desempenho do dispositivo. Observou-se que os melhores resultados estavam associados a um alinhamento entre o eletrodo de porta e a junção entre fonte e canal e a um perfil abrupto de dopantes na junção. Por fim comparou-se a tecnologia MOS com o TFET, obtendo-se como resultado um maior valor de AV (maior do que 40 dB) para o TFET. / This Master thesis focused in the study of the NW-TFET. The study was performed either by simulation as by experimental measurements. The main digital and analog characteristics of the device and its potential for use in advanced integrated circuits for the next decade were studied. The analysis was performed by extracting and studying the devices main parameters, such as subthreshold swing, transconductance (gm), output conductance (gd), intrinsic voltage gain (AV) and transistor efficiency. The experimental measurements were compared with the results obtained by simulation. Utilizing different simulation fitting parameters and models, the device behavior (observed in the experimental measurements) was understood and explained. During the execution of this work, either the influence of the source material on the device performance, as the impact of the nanowire diameter on the transistor main analog parameters, were studied. The devices with SiGe source presented higher values of gm and gd than those with silicon source. The percentual difference among the values of transconductance for the different source materials varied from 43% to 96%, being dependent on the method utilized for the comparison, and the percentual difference among the values of output conductance varied from 38% to 91%. A degradation of AV was also observed with the nanowire diameter reduction. The gain calculated from the experimental measurements for the device with 50 nm of diameter is approximately 57% lower than the gain corresponding to the diameter of 110 nm. Furthermore, the impact of the diameter considering different gate biases (VG) was analysed. It was concluded that TFETs show improved performance for lower values of VG (a reduction of approximately 88% of AV was observed for an increase of the gate voltage from 1.25 V to 1.9 V). The gate/source overlap length and the dopant profile at the tunneling junction were also analyzed in order to understand which combination of this features would result in a better performance of the device. It was observed that the best results were related to an alignment between the gate electrode and the source/channel junction and to an abrupt dopant profile at the junction. Finally, the MOS technology was compared with TFET, resulting in a higher AV (higher than 40 dB) for the TFET.

Esse trabalho tem como objetivo estudar o comportamento de transistores de camada de silício e óxido enterrado ultrafinos (UTBB SOI nMOSFET) e transistores de nanofios horizontais com porta ômega ? (?G NW SOI MOSFET) com ênfase na variação da tensão aplicada no substrato (VGB). As análises foram feitas através de medidas experimentais e simulações numéricas. Nos dispositivos UTBB SOI nMOSFET foram estudados dispositivos com e sem implantação de plano de terra (GP), de três diferentes tecnologias, e com diferentes comprimentos de canal. A partir do modelo analítico de tensão de limiar desenvolvido por Martino et al. foram definidos os valores de VGB. A tecnologia referência possui 6 nm de camada de silício (tSi) e no óxido de porta uma camada de 5 nm de SiO2. A segunda tecnologia tem um tSi maior (14 nm) em relação a referência e a terceira tecnologia tem no óxido de porta um material de alta constante dielétrica, HfSiO. Na tecnologia de referência, os dispositivos com GP mostraram melhores resultados para transcondutância na região de saturação (gmSAT) devido ao forte acoplamento eletrostático entre a região da porta e do substrato. Porém os dispositivos com GP apresentam uma maior influência do campo elétrico longitudinal do dreno no canal, assim os parâmetros condutância de saída (gD) e tensão Early (VEA) são degradados, consequentemente o ganho de tensão intrínseco (AV) também. Na tecnologia com tSi de 14 nm, a influência do acoplamento eletrostático entre porta e substrato é menor em relação a referência, devido à maior espessura de tSi. Como a penetração do campo elétrico do dreno é maior em dispositivos com GP, todos os parâmetros analógicos estudados são degradados em dispositivos com GP. A última tecnologia estudada, não apresenta grande variação nos resultados quando comparadodispositivos com e sem GP. O AV, por exemplo, tem uma variação entre 1% e 3% comparando os dispositivos com e sem GP. Foram feitas análises em dispositivos das três tecnologias com comprimento de canal de 70 nm, e todos os parâmetros degradaram com a diminuição do comprimento de canal, como esperado. O fato de ter um comprimento de canal menor faz com que a influência do campo elétrico longitudinal do dreno seja mais relevante, degradando assim todos os parâmetros analógicos nos dispositivos com GP. Nos dispositivos ?G NW SOI MOSFET foram feitas análises em dispositivos pMOS e nMOS com diferentes larguras de canal (WNW = 220 nm, 40 nm e 10 nm) para diferentes VGB. Através de simulações viu-se que dispositivos com largura de canal de 40 nm possuem uma condução de corrente pela segunda interface para polarizações muito altas (VGB = +20 V para nMOS e VGB -20 V para pMOS). Todavia essa condução de corrente na segunda interface ocorre ao mesmo tempo que na primeira interface, impossibilitando fazer a separação dos efeitos de cada interface.A medida que a polarização no substrato faz com que haja uma condução na segunda interface, todos os parâmetros degradam devido a essa condução parasitária. Dispositivos estreitos sofrem menor influência de VGB e, portanto, tem os parâmetros menos degradados, diferente dos dispositivos largos que tem uma grande influência de VGB no comportamento elétrico do transistor. Quando a polarização no substrato é feita a fim de que não haja condução na segunda interface, a variação da inclinação de sublimiar entre dispositivos com WNW = 220 nm e 10 nm é menor que 2 mV/déc. Porém a corrente de dreno de estado ligado do transistor (ION) apresenta melhores resultados em dispositivos largos chegando a 6 vezes maior para nMOS e 4 vezes maior para pMOS que em dispositivos estreitos. Os parâmetros analógicos sofrem pouca influência da variação de VGB. Os dispositivos estreitos (WNW = 10 nm) praticamente têm resultados constantes para gmSAT, VEA e AV. Já os dispositivos largos (WNW = 220 nm) possuem uma pequena degradação de gmSAT para os nMOS, o que degrada levemente o AV em cerca de 10 dB. A eficiência do transistor (gm/ID) apresentou grande variação com a variação de VGB, piorando-a a medida que a segunda interface ia do estado de não condução para o estado de condução. Porém analisando os dados para a tensão que não há condução na segunda interface observou-se que, em inversão forte, a eficiência do transistor apresentou uma variação de 1,1 V-1 entre dispositivos largos (WNW = 220 nm) e estreitos (WNW = 10 nm). Com o aumento do comprimento do canal, esse valor de variação tende a diminuir e dispositivos largos passam a ser uma alternativa válida para aplicação nessa região de operação. / This work aims to study the behavior of the ultrathin body and buried oxide SOI nMOSFET (UTBB SOI nMOSFET) and the horizontal ?-gate nanowire SOI MOSFET (?G NW SOI MOSFET) with the variation of the back gate bias (VGB). The analysis were made through experimental measures and numerical simulation. In the UTBB SOI nMOSFET devices, devices with and without ground plane (GP) implantation of three different technologies were studied. Based on analytical model developed by Martino et al. the values VGB were defined. The reference technology has silicon film thickness (tSi) of 6 nm and 5 nm of SiO2 in the front oxide. The second technology has a thicker tSi of 14 nm comparing to the reference and the third technology has a high-? material in the front oxide, HfSiO. In the reference technology, the devices with GP shows better result for transconductance on saturation region (gmSAT) due to the strong coupling between front gate and substrate. However, devices with GP have major influence of the drain electrical field penetration, then the output conductance (gD) and Early voltage (VEA) are degraded, consequently the intrinsic voltage gain (AV) as well. In the technology with tSi of 14 nm, the influence of the coupling between front gate and substrate is lower because of the thicker tSi. Once the drain electrical field penetration is higher in devices with GP, all analog parameters are degraded in devices with GP. The third technology, presents results very close between devices with and without GP. The AV has a variation from 1% to 3% comparing devices with and withoutGP. Devices with channel length of 70 nm were analyzed and all parameters degraded with the decrease of the channel length, as expected. Due to the shorter channel length, the influence of the drain electrical field penetration is more relevant, degrading all the analog parameters in devices with GP. In the ?G NW SOI MOSFET devices, the analysis were done in nMOS and pMOS devices with different channel width (WNW = 220 nm, 40 nm and 10 nm) for different VGB. By the simulations, devices with channel width of 40 nm have a conduction though the back interface for very high biases (+20 V for nMOS and -20 V for pMOS). However, this conduction occurs at the same time as in the front interface, so it is not possible to separate de effects of each interface. As the substrate bias voltage induces a back gate current, all the parameters are degraded due to this parasitic current. Narrow devices are less affected by VGB and thus its parameters are less degraded, different from wider devices, in which VGB has a greater influence on their behavior. When the back gate is biased in order to avoid the conduction in back interface, the subthreshold swing variation between devices with WNW = 220 nm and 10 nm is lower than 2 mV/déc. However, the on state current (ION) has better results in wide devices reaching 6 times bigger for nMOS and 4 times bigger for pMOS The analog parameterssuffer little influence of the back gate bias variation. The narrow devices (WNW = 10 nm) have practically constant results gmSAT, VEA and AV. On the other hand, wide devices (WNW = 220 nm) have a small degradation in the gmSAT for nMOS, which slightly degrades de AV. The transistor efficiency showed great variation with the back gate bias variation, worsening as the back interface went from non-conduction state to conduction state. However, when the back gate is biased avoiding the conduction in back interface, the transistor efficiency for strong inversion region has a small variation of 1,1 V-1 between wide (WNW = 220 nm) and narrow (WNW = 10 nm) devices. As the channel length increases, this value of variation tends to decrease and wide devices become a valid alternative for applications in this region of operation.

Esse trabalho de mestrado teve como estudo o transistor Túnel-FET (TFET) fabricado em estrutura de nanofio de silício. Este estudo foi feito de forma teórica (simulação numérica) e experimental. Foram estudadas as principais características digitais e analógicas do dispositivo e seu potencial para uso em circuitos integrados avançados para a próxima década. A análise foi feita através da extração experimental e estudo dos principais parâmetros do dispositivo, tais como inclinação de sublimiar, transcondutância (gm), condutância de saída (gd), ganho intrínseco de tensão (AV) e eficiência do transistor. As medidas experimentais foram comparadas com os resultados obtidos pela simulação. Através do uso de diferentes parâmetros de ajuste e modelos de simulação, justificou-se o comportamento do dispositivo observado experimentalmente. Durante a execução deste trabalho estudou-se a influência da escolha do material de fonte no desempenho do dispositivo, bem como o impacto do diâmetro do nanofio nos principais parâmetros analógicos do transistor. Os dispositivos compostos por fonte de SiGe apresentaram valores maiores de gm e gd do que aqueles compostos por fonte de silício. A diferença percentual entre os valores de transcondutância para os diferentes materiais de fonte variou de 43% a 96%, sendo dependente do método utilizado para comparação, e a diferença percentual entre os valores de condutância de saída variou de 38% a 91%. Observou-se também uma degradação no valor de AV com a redução do diâmetro do nanofio. O ganho calculado a partir das medidas experimentais para o dispositivo com diâmetro de 50 nm é aproximadamente 45% menor do que o correspondente ao diâmetro de 110 nm. Adicionalmente estudou-se o impacto do diâmetro considerando diferentes polarizações de porta (VG) e concluiu-se que os TFETs apresentam melhor desempenho para baixos valores de VG (houve uma redução de aproximadamente 88% no valor de AV com o aumento da tensão de porta de 1,25 V para 1,9 V). A sobreposição entre porta e fonte e o perfil de dopantes na junção de tunelamento também foram analisados a fim de compreender qual combinação dessas características resultariam em um melhor desempenho do dispositivo. Observou-se que os melhores resultados estavam associados a um alinhamento entre o eletrodo de porta e a junção entre fonte e canal e a um perfil abrupto de dopantes na junção. Por fim comparou-se a tecnologia MOS com o TFET, obtendo-se como resultado um maior valor de AV (maior do que 40 dB) para o TFET. / This Master thesis focused in the study of the NW-TFET. The study was performed either by simulation as by experimental measurements. The main digital and analog characteristics of the device and its potential for use in advanced integrated circuits for the next decade were studied. The analysis was performed by extracting and studying the devices main parameters, such as subthreshold swing, transconductance (gm), output conductance (gd), intrinsic voltage gain (AV) and transistor efficiency. The experimental measurements were compared with the results obtained by simulation. Utilizing different simulation fitting parameters and models, the device behavior (observed in the experimental measurements) was understood and explained. During the execution of this work, either the influence of the source material on the device performance, as the impact of the nanowire diameter on the transistor main analog parameters, were studied. The devices with SiGe source presented higher values of gm and gd than those with silicon source. The percentual difference among the values of transconductance for the different source materials varied from 43% to 96%, being dependent on the method utilized for the comparison, and the percentual difference among the values of output conductance varied from 38% to 91%. A degradation of AV was also observed with the nanowire diameter reduction. The gain calculated from the experimental measurements for the device with 50 nm of diameter is approximately 57% lower than the gain corresponding to the diameter of 110 nm. Furthermore, the impact of the diameter considering different gate biases (VG) was analysed. It was concluded that TFETs show improved performance for lower values of VG (a reduction of approximately 88% of AV was observed for an increase of the gate voltage from 1.25 V to 1.9 V). The gate/source overlap length and the dopant profile at the tunneling junction were also analyzed in order to understand which combination of this features would result in a better performance of the device. It was observed that the best results were related to an alignment between the gate electrode and the source/channel junction and to an abrupt dopant profile at the junction. Finally, the MOS technology was compared with TFET, resulting in a higher AV (higher than 40 dB) for the TFET.

Esse trabalho tem como objetivo estudar o comportamento de transistores de camada de silício e óxido enterrado ultrafinos (UTBB SOI nMOSFET) e transistores de nanofios horizontais com porta ômega ? (?G NW SOI MOSFET) com ênfase na variação da tensão aplicada no substrato (VGB). As análises foram feitas através de medidas experimentais e simulações numéricas. Nos dispositivos UTBB SOI nMOSFET foram estudados dispositivos com e sem implantação de plano de terra (GP), de três diferentes tecnologias, e com diferentes comprimentos de canal. A partir do modelo analítico de tensão de limiar desenvolvido por Martino et al. foram definidos os valores de VGB. A tecnologia referência possui 6 nm de camada de silício (tSi) e no óxido de porta uma camada de 5 nm de SiO2. A segunda tecnologia tem um tSi maior (14 nm) em relação a referência e a terceira tecnologia tem no óxido de porta um material de alta constante dielétrica, HfSiO. Na tecnologia de referência, os dispositivos com GP mostraram melhores resultados para transcondutância na região de saturação (gmSAT) devido ao forte acoplamento eletrostático entre a região da porta e do substrato. Porém os dispositivos com GP apresentam uma maior influência do campo elétrico longitudinal do dreno no canal, assim os parâmetros condutância de saída (gD) e tensão Early (VEA) são degradados, consequentemente o ganho de tensão intrínseco (AV) também. Na tecnologia com tSi de 14 nm, a influência do acoplamento eletrostático entre porta e substrato é menor em relação a referência, devido à maior espessura de tSi. Como a penetração do campo elétrico do dreno é maior em dispositivos com GP, todos os parâmetros analógicos estudados são degradados em dispositivos com GP. A última tecnologia estudada, não apresenta grande variação nos resultados quando comparadodispositivos com e sem GP. O AV, por exemplo, tem uma variação entre 1% e 3% comparando os dispositivos com e sem GP. Foram feitas análises em dispositivos das três tecnologias com comprimento de canal de 70 nm, e todos os parâmetros degradaram com a diminuição do comprimento de canal, como esperado. O fato de ter um comprimento de canal menor faz com que a influência do campo elétrico longitudinal do dreno seja mais relevante, degradando assim todos os parâmetros analógicos nos dispositivos com GP. Nos dispositivos ?G NW SOI MOSFET foram feitas análises em dispositivos pMOS e nMOS com diferentes larguras de canal (WNW = 220 nm, 40 nm e 10 nm) para diferentes VGB. Através de simulações viu-se que dispositivos com largura de canal de 40 nm possuem uma condução de corrente pela segunda interface para polarizações muito altas (VGB = +20 V para nMOS e VGB -20 V para pMOS). Todavia essa condução de corrente na segunda interface ocorre ao mesmo tempo que na primeira interface, impossibilitando fazer a separação dos efeitos de cada interface.A medida que a polarização no substrato faz com que haja uma condução na segunda interface, todos os parâmetros degradam devido a essa condução parasitária. Dispositivos estreitos sofrem menor influência de VGB e, portanto, tem os parâmetros menos degradados, diferente dos dispositivos largos que tem uma grande influência de VGB no comportamento elétrico do transistor. Quando a polarização no substrato é feita a fim de que não haja condução na segunda interface, a variação da inclinação de sublimiar entre dispositivos com WNW = 220 nm e 10 nm é menor que 2 mV/déc. Porém a corrente de dreno de estado ligado do transistor (ION) apresenta melhores resultados em dispositivos largos chegando a 6 vezes maior para nMOS e 4 vezes maior para pMOS que em dispositivos estreitos. Os parâmetros analógicos sofrem pouca influência da variação de VGB. Os dispositivos estreitos (WNW = 10 nm) praticamente têm resultados constantes para gmSAT, VEA e AV. Já os dispositivos largos (WNW = 220 nm) possuem uma pequena degradação de gmSAT para os nMOS, o que degrada levemente o AV em cerca de 10 dB. A eficiência do transistor (gm/ID) apresentou grande variação com a variação de VGB, piorando-a a medida que a segunda interface ia do estado de não condução para o estado de condução. Porém analisando os dados para a tensão que não há condução na segunda interface observou-se que, em inversão forte, a eficiência do transistor apresentou uma variação de 1,1 V-1 entre dispositivos largos (WNW = 220 nm) e estreitos (WNW = 10 nm). Com o aumento do comprimento do canal, esse valor de variação tende a diminuir e dispositivos largos passam a ser uma alternativa válida para aplicação nessa região de operação. / This work aims to study the behavior of the ultrathin body and buried oxide SOI nMOSFET (UTBB SOI nMOSFET) and the horizontal ?-gate nanowire SOI MOSFET (?G NW SOI MOSFET) with the variation of the back gate bias (VGB). The analysis were made through experimental measures and numerical simulation. In the UTBB SOI nMOSFET devices, devices with and without ground plane (GP) implantation of three different technologies were studied. Based on analytical model developed by Martino et al. the values VGB were defined. The reference technology has silicon film thickness (tSi) of 6 nm and 5 nm of SiO2 in the front oxide. The second technology has a thicker tSi of 14 nm comparing to the reference and the third technology has a high-? material in the front oxide, HfSiO. In the reference technology, the devices with GP shows better result for transconductance on saturation region (gmSAT) due to the strong coupling between front gate and substrate. However, devices with GP have major influence of the drain electrical field penetration, then the output conductance (gD) and Early voltage (VEA) are degraded, consequently the intrinsic voltage gain (AV) as well. In the technology with tSi of 14 nm, the influence of the coupling between front gate and substrate is lower because of the thicker tSi. Once the drain electrical field penetration is higher in devices with GP, all analog parameters are degraded in devices with GP. The third technology, presents results very close between devices with and without GP. The AV has a variation from 1% to 3% comparing devices with and withoutGP. Devices with channel length of 70 nm were analyzed and all parameters degraded with the decrease of the channel length, as expected. Due to the shorter channel length, the influence of the drain electrical field penetration is more relevant, degrading all the analog parameters in devices with GP. In the ?G NW SOI MOSFET devices, the analysis were done in nMOS and pMOS devices with different channel width (WNW = 220 nm, 40 nm and 10 nm) for different VGB. By the simulations, devices with channel width of 40 nm have a conduction though the back interface for very high biases (+20 V for nMOS and -20 V for pMOS). However, this conduction occurs at the same time as in the front interface, so it is not possible to separate de effects of each interface. As the substrate bias voltage induces a back gate current, all the parameters are degraded due to this parasitic current. Narrow devices are less affected by VGB and thus its parameters are less degraded, different from wider devices, in which VGB has a greater influence on their behavior. When the back gate is biased in order to avoid the conduction in back interface, the subthreshold swing variation between devices with WNW = 220 nm and 10 nm is lower than 2 mV/déc. However, the on state current (ION) has better results in wide devices reaching 6 times bigger for nMOS and 4 times bigger for pMOS The analog parameterssuffer little influence of the back gate bias variation. The narrow devices (WNW = 10 nm) have practically constant results gmSAT, VEA and AV. On the other hand, wide devices (WNW = 220 nm) have a small degradation in the gmSAT for nMOS, which slightly degrades de AV. The transistor efficiency showed great variation with the back gate bias variation, worsening as the back interface went from non-conduction state to conduction state. However, when the back gate is biased avoiding the conduction in back interface, the transistor efficiency for strong inversion region has a small variation of 1,1 V-1 between wide (WNW = 220 nm) and narrow (WNW = 10 nm) devices. As the channel length increases, this value of variation tends to decrease and wide devices become a valid alternative for applications in this region of operation.