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Este trabalho tem como objetivo estudar o ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI UTBB (Silicon-On-Insulator Ultra-Thin Body and BOX) nMOSFETs em relação à influência do plano de terra (GP-Ground Plane) e da espessura do filme de silício (tSi). Este estudo foi realizado nas regiões linear e de saturação, por meio da utilização de dados experimentais e de um modelo analítico. Parâmetros elétricos, como a tensão de limiar e a transcondutância foram analisados para verificar a influência do plano de terra e da espessura de filme de silício (tSi), e para estudar a polarização, entre porta e fonte, que não varia com a temperatura (VZTC). Foram utilizados dispositivos com (concentração de 1018 cm-3) e sem (concentração de 1015 cm-3) plano de terra em duas lâminas diferentes, uma com 6 nm de tSi e outra com 14 nm de tSi. Foi observado, que a presença do GP aumenta o valor de VZTC, devido ao fato do GP eliminar os efeitos de substrato no dispositivo aumentando a tensão de limiar do mesmo, e este, é diretamente proporcional a VZTC. O VZTC mostrou ser inversamente proporcional com a diminuição do tSi. Todos os resultados experimentais de VZTC foram comparados com o modelo. Foi observada uma boa concordância entre os VZTC de 25 ºC a 150 ºC, sendo que o desvio padrão foi menor que 81 mV em todos os casos estudados. Para se observar o efeito de substrato na tensão de limiar foi utilizado um modelo analítico que leva em consideração o efeito da queda de potencial no substrato, o efeito de confinamento quântico e parâmetros do dispositivo a ser modelado. O VZTC mostrou ser maior na região de saturação devido ao aumento da transcondutância e da polarização entre dreno e fonte (VDS), em ambos dispositivos (com e sem GP), chegando a ter um aumento de 360 mV em alguns casos. / This work aims to study the zero temperature coefficient point (ZTC) for transistors with SOI UTBB nMOSFETs (Silicon-On-Insulator Ultra-Thin Body and BOX) structure regarding the influence of the ground plane (GP) and the thickness of the silicon film (tSi). This study was realized in the linear and saturation region, by the use of experimental data and an analytical model. Electrical parameters such as threshold voltage and transconductance were analyzed with the objective of verifying the influence of the ground plane and silicon film thickness (tSi) in the same, and to analyze the polarization, between gate and source, that have zero influence of the temperature (VZTC). Were used devices with (concentration 1018 cm-3) and without (concentration 1015 cm-3) ground plane on two different wafers, with 6 nm tSi and the other with 14 nm tSi. It was observed that the presence GP increases the value of VZTC, because GP eliminates substrate effects and as consequence, the threshold voltage of the device increase and this is directly proportional to VZTC. The VZTC showed to be inversional proportional to the reduction of tSi. All experimental results were compared with a simple model for VZTC and were observed a good convergence between the results, for VZTC from 25 ºC to 150 ºC, and the biggest standard error observed in all the devices was 81 mV. To observe the effect of substrate on the threshold voltage, was used an analytical model that takes into account the effect of potential drop on the substrate, the effect of quantum confinement and the device parameters to be modeled. The VZTC show to be higher in the saturation region, due the increase of transconductance and the polarization between drain and source (VDS), in both devices (with and without GP), reaching an increase of 360 mV in some cases.

Este trabalho tem como objetivo estudar o ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI UTBB (Silicon-On-Insulator Ultra-Thin Body and BOX) nMOSFETs em relação à influência do plano de terra (GP-Ground Plane) e da espessura do filme de silício (tSi). Este estudo foi realizado nas regiões linear e de saturação, por meio da utilização de dados experimentais e de um modelo analítico. Parâmetros elétricos, como a tensão de limiar e a transcondutância foram analisados para verificar a influência do plano de terra e da espessura de filme de silício (tSi), e para estudar a polarização, entre porta e fonte, que não varia com a temperatura (VZTC). Foram utilizados dispositivos com (concentração de 1018 cm-3) e sem (concentração de 1015 cm-3) plano de terra em duas lâminas diferentes, uma com 6 nm de tSi e outra com 14 nm de tSi. Foi observado, que a presença do GP aumenta o valor de VZTC, devido ao fato do GP eliminar os efeitos de substrato no dispositivo aumentando a tensão de limiar do mesmo, e este, é diretamente proporcional a VZTC. O VZTC mostrou ser inversamente proporcional com a diminuição do tSi. Todos os resultados experimentais de VZTC foram comparados com o modelo. Foi observada uma boa concordância entre os VZTC de 25 ºC a 150 ºC, sendo que o desvio padrão foi menor que 81 mV em todos os casos estudados. Para se observar o efeito de substrato na tensão de limiar foi utilizado um modelo analítico que leva em consideração o efeito da queda de potencial no substrato, o efeito de confinamento quântico e parâmetros do dispositivo a ser modelado. O VZTC mostrou ser maior na região de saturação devido ao aumento da transcondutância e da polarização entre dreno e fonte (VDS), em ambos dispositivos (com e sem GP), chegando a ter um aumento de 360 mV em alguns casos. / This work aims to study the zero temperature coefficient point (ZTC) for transistors with SOI UTBB nMOSFETs (Silicon-On-Insulator Ultra-Thin Body and BOX) structure regarding the influence of the ground plane (GP) and the thickness of the silicon film (tSi). This study was realized in the linear and saturation region, by the use of experimental data and an analytical model. Electrical parameters such as threshold voltage and transconductance were analyzed with the objective of verifying the influence of the ground plane and silicon film thickness (tSi) in the same, and to analyze the polarization, between gate and source, that have zero influence of the temperature (VZTC). Were used devices with (concentration 1018 cm-3) and without (concentration 1015 cm-3) ground plane on two different wafers, with 6 nm tSi and the other with 14 nm tSi. It was observed that the presence GP increases the value of VZTC, because GP eliminates substrate effects and as consequence, the threshold voltage of the device increase and this is directly proportional to VZTC. The VZTC showed to be inversional proportional to the reduction of tSi. All experimental results were compared with a simple model for VZTC and were observed a good convergence between the results, for VZTC from 25 ºC to 150 ºC, and the biggest standard error observed in all the devices was 81 mV. To observe the effect of substrate on the threshold voltage, was used an analytical model that takes into account the effect of potential drop on the substrate, the effect of quantum confinement and the device parameters to be modeled. The VZTC show to be higher in the saturation region, due the increase of transconductance and the polarization between drain and source (VDS), in both devices (with and without GP), reaching an increase of 360 mV in some cases.

Este trabalho foi realizado tendo como objetivo o estudo do ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI FinFET em relação aos efeitos de tensionamento e radiação, através da utilização de dados experimentais e de um modelo analítico. Foram analisados primeiramente os parâmetros básicos de tensão de limiar e transcondutância, nos quais está baseado todo o modelo e verificado a influência dos efeitos do tensionamento e da radiação nos mesmos, para analisar o comportamento da tensão de porta no ponto ZTC em dispositivos do tipo n. Foram utilizados dispositivos com três dimensões de largura de aleta (fin) diferentes, 20nm, 120nm e 370nm e comprimento de canal de 150nm e de forma comparativa em dispositivos de 900nm, em quatro lâminas diferentes, sem/com tensionamento e/ou sem/com radiação. A tensão de limiar sofre grande influência do tensionamento, enquanto a radiação tem menor efeito na tensão de limiar na faixa estudada, passando a ter maiores significâncias nos dispositivos tensionados com maior largura de aleta. A transcondutância também sofre maior influência do efeito de tensionamento, sendo neste parâmetro a alteração pelo efeito da radiação muito menor. Contudo estes dois parâmetros geram outros dois parâmetros essenciais para análise do ZTC, que são obtidos através das suas variações em relação a temperatura. A variação da tensão de limiar em relação à temperatura e a degradação da transcondutância também pela temperatura (ou fator c: degradação da mobilidade pela temperatura), influenciam diretamente na eventual variação do ponto de ZTC com a temperatura. Quando estas influências são pequenas ou atuam de forma a compensarem-se mutuamente, resultam em valores de ZTC mais constantes com a temperatura. A tensão de limiar influência direta e proporcionalmente no valor da tensão de ZTC em amplitude, enquanto a degradação da mobilidade (transcondutância) atua mais na constância do ZTC com a temperatura. Com base nestes mesmos parâmetros e com ajustes necessários no modelo foram estudados dispositivos com as mesmas características físicas, porém, do tipo p, onde os resultados encontrados tiveram relação a característica de funcionamento deste outro tipo, ficando claro a inversão da significância dos efeitos quanto a variação da temperatura. O modelo simples e analítico utilizado para o estudo do ZTC foi validado para esta tecnologia, já que foi encontrado valores de erro entre valores experimentais e calculados com um máximo de 13% incluindo toda a faixa de temperatura e a utilização dos efeitos de radiação e tensionamento, tendo mostrado valores discrepantes somente para alguns casos de largura da aleta maiores, que mostraram ter uma pequena condução pela interface canal/óxido enterrado antes da condução na primeira interface, não prevista no modelo. / This work was performed with the aim of the study of the invariant point with temperature (called ZTC - Zero temperature Coefficient) for transistors made with SOI FinFET structure in relation to the mechanical stress and irradiation effects, through of the use of experimental data and an analytical model. Were first analyzed the basics parameters as threshold voltage and transconductance, in which all the model is based and was verified the influence of the mechanical stress and irradiation effects on these parameters, for analyze the gate voltage\'s behavior on ZTC point in n type devices. Were used devices with three different width fin dimensions, 20nm 120nm and 370nm and channel length of 150nm and in a comparative way with 900nm length devices, in four different waffles, with/without mechanical stress and/or with/without irradiation. The threshold voltage suffers big influence from stress, while the irradiation has less effect on the threshold voltage in the studied band, becoming to have more significance on the stressed devices with larger fin width. The transconductance also suffers more influence of the stress effect, being on this parameter the variation caused by irradiation effect smaller. However, these two parameters generate others two essentials parameters for the ZTC analysis, they are obtained through of the previous parameters variation by the temperature. The threshold voltage variation by the temperature and the tranconductance degradation by the temperature (or c factor: mobility degradation by the temperature), influence directly on the eventual variation of the ZTC point by the temperature. When these influences are small or act by the way to compensate mutually, result at ZTC values more constant with the temperature. The threshold voltage influence direct proportionality on the ZTC voltage\'s value at amplitude, while the mobility (transconductance) degradation act more on ZTC stability with the temperature. Based in these same parameters and with necessaries adjusts on the model, were studied devices with the same physic characteristics, but of the p type, where the founded results had relation with the work characteristics of this other type, becoming clear the inversion of significance of the effects by the temperature variation. The simple and analytical model used for the ZTC study was validated for this technology, since it was found error values between experimental data and calculated data with a maximum of 13%, shown discrepant values only for some cases of larger fin widths, that shown to have a small conduction by the channel/buried oxide interface before of the first interface\'s conduction, not previewed in the model.

Este trabalho foi realizado tendo como objetivo o estudo do ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI FinFET em relação aos efeitos de tensionamento e radiação, através da utilização de dados experimentais e de um modelo analítico. Foram analisados primeiramente os parâmetros básicos de tensão de limiar e transcondutância, nos quais está baseado todo o modelo e verificado a influência dos efeitos do tensionamento e da radiação nos mesmos, para analisar o comportamento da tensão de porta no ponto ZTC em dispositivos do tipo n. Foram utilizados dispositivos com três dimensões de largura de aleta (fin) diferentes, 20nm, 120nm e 370nm e comprimento de canal de 150nm e de forma comparativa em dispositivos de 900nm, em quatro lâminas diferentes, sem/com tensionamento e/ou sem/com radiação. A tensão de limiar sofre grande influência do tensionamento, enquanto a radiação tem menor efeito na tensão de limiar na faixa estudada, passando a ter maiores significâncias nos dispositivos tensionados com maior largura de aleta. A transcondutância também sofre maior influência do efeito de tensionamento, sendo neste parâmetro a alteração pelo efeito da radiação muito menor. Contudo estes dois parâmetros geram outros dois parâmetros essenciais para análise do ZTC, que são obtidos através das suas variações em relação a temperatura. A variação da tensão de limiar em relação à temperatura e a degradação da transcondutância também pela temperatura (ou fator c: degradação da mobilidade pela temperatura), influenciam diretamente na eventual variação do ponto de ZTC com a temperatura. Quando estas influências são pequenas ou atuam de forma a compensarem-se mutuamente, resultam em valores de ZTC mais constantes com a temperatura. A tensão de limiar influência direta e proporcionalmente no valor da tensão de ZTC em amplitude, enquanto a degradação da mobilidade (transcondutância) atua mais na constância do ZTC com a temperatura. Com base nestes mesmos parâmetros e com ajustes necessários no modelo foram estudados dispositivos com as mesmas características físicas, porém, do tipo p, onde os resultados encontrados tiveram relação a característica de funcionamento deste outro tipo, ficando claro a inversão da significância dos efeitos quanto a variação da temperatura. O modelo simples e analítico utilizado para o estudo do ZTC foi validado para esta tecnologia, já que foi encontrado valores de erro entre valores experimentais e calculados com um máximo de 13% incluindo toda a faixa de temperatura e a utilização dos efeitos de radiação e tensionamento, tendo mostrado valores discrepantes somente para alguns casos de largura da aleta maiores, que mostraram ter uma pequena condução pela interface canal/óxido enterrado antes da condução na primeira interface, não prevista no modelo. / This work was performed with the aim of the study of the invariant point with temperature (called ZTC - Zero temperature Coefficient) for transistors made with SOI FinFET structure in relation to the mechanical stress and irradiation effects, through of the use of experimental data and an analytical model. Were first analyzed the basics parameters as threshold voltage and transconductance, in which all the model is based and was verified the influence of the mechanical stress and irradiation effects on these parameters, for analyze the gate voltage\'s behavior on ZTC point in n type devices. Were used devices with three different width fin dimensions, 20nm 120nm and 370nm and channel length of 150nm and in a comparative way with 900nm length devices, in four different waffles, with/without mechanical stress and/or with/without irradiation. The threshold voltage suffers big influence from stress, while the irradiation has less effect on the threshold voltage in the studied band, becoming to have more significance on the stressed devices with larger fin width. The transconductance also suffers more influence of the stress effect, being on this parameter the variation caused by irradiation effect smaller. However, these two parameters generate others two essentials parameters for the ZTC analysis, they are obtained through of the previous parameters variation by the temperature. The threshold voltage variation by the temperature and the tranconductance degradation by the temperature (or c factor: mobility degradation by the temperature), influence directly on the eventual variation of the ZTC point by the temperature. When these influences are small or act by the way to compensate mutually, result at ZTC values more constant with the temperature. The threshold voltage influence direct proportionality on the ZTC voltage\'s value at amplitude, while the mobility (transconductance) degradation act more on ZTC stability with the temperature. Based in these same parameters and with necessaries adjusts on the model, were studied devices with the same physic characteristics, but of the p type, where the founded results had relation with the work characteristics of this other type, becoming clear the inversion of significance of the effects by the temperature variation. The simple and analytical model used for the ZTC study was validated for this technology, since it was found error values between experimental data and calculated data with a maximum of 13%, shown discrepant values only for some cases of larger fin widths, that shown to have a small conduction by the channel/buried oxide interface before of the first interface\'s conduction, not previewed in the model.

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Les capteurs d’images CMOS sont de plus en plus utilisés dans le domaine industriel : la surveillance, la défense, le médical, etc. Dans ces domaines, les capteurs d?images CMOS sont exposés potentiellement à de grandes variations de température. Les capteurs d?images CMOS, comme tous les circuits analogiques, sont très sensibles aux variations de température, ce qui limite leurs applications. Jusquà présent, aucune solution intégrée pour contrer ce problème n’a été proposée. Afin de remédier à ce défaut, nous étudions, dans cette thèse, les effets de la température sur les deux types d?imageurs les plus connus. Plusieurs structures de compensation sont proposées. Elles reprennent globalement les trois méthodes existantes et jamais appliquées aux capteurs d’images. La première méthode utilise une entrée au niveau du pixel qui sera modulée en fonction de l’évolution de la température. La deuxième méthode utilise la technique ZTC (Zero Temperature Coefficient). La troisième méthode est inspirée de la méthode de la tension de référence bandgap. Dans tous les cas, nous réduisons de manière très intéressante l’effet de la température et nous obtenons une bonne stabilité en température de -30 à 125°C. Toutes les solutions proposées préservent le fonctionnement initial de l’imageur. Elles n’impactent également pas ou peu la surface du pixel / CMOS image sensors find widespread use in various industrial applications including military, surveillance, medical, etc. In these applications, CMOS image sensors are often exposed to large temperature variations. As analog circuits, these CMOS image sensors are very sensitive to temperature variations, which limit their applications. Until now, no integrated solution for this problem has been proposed. To solve this problem, we study, in this thesis, the temperature effects on the two most known types of CMOS image sensors. Several compensation structures are proposed. They generally return to the three existing methods and never applied to image sensors. The first method uses an entrance at the pixel level to be adjusted according to changes in temperature. The second method uses the ZTC (Zero Temperature Coefficient) technique. The third method is based on the method of the bandgap voltage reference. In all cases, we reduce a very interesting way the temperature effect and we get a good temperature stability of the sensor from -30 to 125°C. All the solutions preserve the initial operation of the imager. They also affect a little or not the surface of the pixel.

Les capteurs d'images CMOS sont de plus en plus utilisés dans le domaine industriel : la surveillance, la défense, le médical, etc. Dans ces domaines, les capteurs d'images CMOS sont exposés potentiellement à de grandes variations de température. Les capteurs d'images CMOS, comme tous les circuits analogiques, sont très sensibles aux variations de température, ce qui limite leurs applications. Jusqu'à présent, aucune solution intégrée pour contrer ce problème n'a été proposée. Afin de remédier à ce défaut, nous étudions, dans cette thèse, les effets de la température sur les deux types d'imageurs les plus connus. Plusieurs structures de compensation sont proposées. Elles reprennent globalement les trois méthodes existantes et jamais appliquées aux capteurs d'images. La première méthode utilise une entrée au niveau du pixel qui sera modulée en fonction de l'évolution de la température. La deuxième méthode utilise la technique ZTC (Zero Temperature Coefficient). La troisième méthode est inspirée de la méthode de la tension de référence bandgap. Dans tous les cas, nous réduisons de manière très intéressante l'effet de la température et nous obtenons une bonne stabilité en température de -30 à 125°C. Toutes les solutions proposées préservent le fonctionnement initial de l'imageur. Elles n'impactent également pas ou peu la surface du pixel.

A contínua miniaturização das tecnologias CMOS oferece maior capacidade de integração e, consequentemente, as variações de temperatura dentro de uma pastilha de silício têm se apresentado cada vez mais agressivas. Ademais, dependendo da aplicação, a temperatura ambiente a qual o CHIP está inserido pode variar. Dessa maneira, procedimentos para diminuir o impacto dessas variações no desempenho do circuito são imprescindíveis. Tais métodos devem ser incluídos em ambos fluxos de projeto CMOS, analógico e digital, de maneira que o desempenho do sistema se mantenha estável quando a temperatura oscilar. A ideia principal desta dissertação é propor uma metodologia de projeto CMOS analógico que possibilite circuitos com baixa dependência térmica. Como base fundamental desta metodologia, o efeito de coeficiente térmico nulo no ponto de polarização da corrente de dreno (ZTC) e da transcondutância (GZTC) do MOSFET são analisados e modelados. Tal modelamento é responsável por entregar ao projetista analógico um conjunto de equações que esclarecem como a temperatura influencia o comportamento do transistor e, portanto, o comportamento do circuito. Essas condições especiais de polarização são analisadas usando um modelo de MOSFET que é contínuo da inversão fraca para forte. Além disso, é mostrado que as duas condições ocorrem em inversão moderada para forte em qualquer processo CMOS. Algumas aplicações são projetadas usando a metodologia proposta: duas referências de corrente baseadas em ZTC, duas referências de tensão baseadas em ZTC, e quatro circuitos gm-C polarizados em GZTC. A primeira referência de corrente é uma Corrente de Referência CMOS Auto-Polarizada (ZSBCR), que gera uma referência de 5uA. Projetada em CMOS 180 nm, a referência opera com uma tensão de alimentação de 1.4 à 1.8 V, ocupando uma área em torno de 0:010mm2. Segundo as simulações, o circuito apresenta um coeficiente de temperatura efetivo (TCeff ) de 15 ppm/oC para -45 à +85 oC e uma sensibilidade à variação de processo de = = 4:5% incluindo efeitos de variabilidade dos tipos processo e descasamento local. A sensibilidade de linha encontrada nas simulações é de 1%=V . A segunda referência de corrente proposta é uma Corrente de Referência Sem Resistor Auto-Polarizada com Capacitor Chaveado (ZSCCR). O circuito é projetado também em 180 nm, resultando em uma corrente de referência de 5.88 A, para uma tensão de alimentação de 1.8 V, e ocupando uma área de 0:010mm2. Resultados de simulações mostram um TCeff de 60 ppm/oC para um intervalo de temperatura de -45 à +85 oC e um consumo de potência de 63 W. A primeira referência de tensão proposta é uma Referência de Tensão resistente à pertubações eletromagnéticas contendo apenas MOSFETs (EMIVR), a qual gera um valor de referência de 395 mV. O circuito é projetado no processo CMOS 130 nm, ocupando em torno de 0.0075 mm2 de área de silício, e consumindo apenas 10.3 W. Simulações pós-leiaute apresentam um TCeff de 146 ppm/oC, para um intervalo de temperatura de 55 à +125oC. Uma fonte EMI de 4 dBm (1 Vpp de amplitude) aplicada na alimentação do circuito, de acordo com o padrão Direct Power Injection (DPI), resulta em um máximo de desvio DC e ondulação Pico-à-Pico de -1.7 % e 35.8m Vpp, respectivamente. A segunda referência de tensão é uma Tensão de Referência baseada em diodo Schottky com 0.5V de alimentação (SBVR). Ela gera três saídas, cada uma utilizando MOSFETs com diferentes tensões de limiar (standard-VT , low-VT , e zero-VT ). Todos disponíveis no processo adotado CMOS 130 nm. Este projeto resulta em três diferentes voltages de referências: 312, 237, e 51 mV, apresentando um TCeff de 214, 372, e 953 ppm/oC no intervalo de temperatura de -55 à 125oC, respectivamente. O circuito ocupa em torno de 0.014 mm2, consumindo um total de 5.9 W. Por último, circuitos gm-C são projetados usando o conceito GZTC: um emulador de resistor, um inversor de impedância, um filtro de primeira ordem e um filtro de segunda ordem. Os circuitos também são simulados no processo CMOS 130 nm, resultando em uma melhora na estabilidade térmica dos seus principais parâmetros, indo de 27 à 53 ppm/°C. / Continuing scaling of Complementary Metal-Oxide-Semiconductor (CMOS) technologies brings more integration and consequently temperature variation has become more aggressive into a single die. Besides, depending on the application, room ambient temperature may also vary. Therefore, procedures to decrease thermal dependencies of eletronic circuit performances become an important issue to include in both digital and analog Integrated Circuits (IC) design flow. The main purpose of this thesis is to present a design methodology for a typical CMOS Analog design flow to make circuits as insensitivity as possible to temperature variation. MOSFET Zero Temperature Coefficient (ZTC) and Transconductance Zero Temperature Coefficient (GZTC) bias points are modeled to support it. These are used as reference to deliver a set of equations that explains to analog designers how temperature will change transistor operation and hence the analog circuit behavior. The special bias conditions are analyzed using a MOSFET model that is continuous from weak to strong inversion, and both are proven to occur always from moderate to strong inversion operation in any CMOS fabrication process. Some circuits are designed using proposed methodology: two new ZTC-based current references, two new ZTC-based voltage references and four classical Gm-C circuits biased at GZTC bias point (or defined here as GZTC-C filters). The first current reference is a Self-biased CMOS Current Reference (ZSBCR), which generates a current reference of 5 A. It is designed in an 180 nm process, operating with a supply voltage from 1.4V to 1.8 V and occupying around 0:010mm2 of silicon area. From circuit simulations the reference shows an effective temperature coefficient (TCeff ) of 15 ppm/oC from 45 to +85oC, and a fabrication process sensitivity of = = 4:5%, including average process and local mismatch. Simulated power supply sensitivity is estimated around 1%/V. The second proposed current reference is a Resistorless Self-Biased ZTC Switched Capacitor Current Reference (ZSCCR). It is also designed in an 180 nm process, resulting a reference current of 5.88 A under a supply voltage of 1.8 V, and occupying a silicon area around 0:010mm2. Results from circuit simulation show an TCeff of 60 ppm/oC from -45 to +85 oC and a power consumption of 63 W. The first proposed voltage reference is an EMI Resisting MOSFET-Only Voltage Reference (EMIVR), which generates a voltage reference of 395 mV. The circuit is designed in a 130 nm process, occupying around 0.0075 mm2 of silicon area while consuming just 10.3 W. Post-layout simulations present a TCeff of 146 ppm/oC, for a temperature range from 55 to +125oC. An EMI source of 4 dBm (1 Vpp amplitude) injected into the power supply of circuit, according to Direct Power Injection (DPI) specification results in a maximum DC Shift and Peak-to-Peak ripple of -1.7 % and 35.8m Vpp, respectively. The second proposed voltage reference is a 0.5V Schottky-based Voltage Reference (SBVR). It provides three voltage reference outputs, each one utilizing different threshold voltage MOSFETs (standard-VT , low-VT , and zero-VT ), all available in adopted 130 nm CMOS process. This design results in three different and very low reference voltages: 312, 237, and 51 mV, presenting a TCeff of 214, 372, and 953 ppm/oC in a temperature range from -55 to 125oC, respectively. It occupies around 0.014 mm2 of silicon area for a total power consumption of 5.9 W. Lastly, a few example Gm-C circuits are designed using GZTC technique: a single-ended resistor emulator, an impedance inverter, a first order and a second order filter. These circuits are simulated in a 130 nm CMOS commercial process, resulting improved thermal stability in the main performance parameters, in the range from 27 to 53 ppm/°C.

Les capteurs d'images CMOS sont de plus en plus utilisés dans le domaine industriel : la surveillance, la défense, le médical, etc. Dans ces domaines, les capteurs d'images CMOS sont exposés potentiellement à de grandes variations de température. Les capteurs d?images CMOS, comme tous les circuits analogiques, sont très sensibles aux variations de température, ce qui limite leurs applications. Jusqu'à présent, aucune solution intégrée pour contrer ce problème n'a été proposée. Afin de remédier à ce défaut, nous étudions, dans cette thèse, les effets de la température sur les deux types d'imageurs les plus connus. Plusieurs structures de compensation sont proposées. Elles reprennent globalement les trois méthodes existantes et jamais appliquées aux capteurs d'images. La première méthode utilise une entrée au niveau du pixel qui sera modulée en fonction de l'évolution de la température. La deuxième méthode utilise la technique ZTC (Zero Température Coefficient). La troisième méthode est inspirée de la méthode de la tension de référence bandgap. Dans tous les cas, nous réduisons de manière très intéressante l'effet de la température et nous obtenons une bonne stabilité en température de -30 à 125°C. Toutes les solutions proposées préservent le fonctionnement initial de l'imageur. Elles n'impactent également pas ou peu la surface du pixel