Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

The boom of mobile communications leads to an increasing request of low cost and low power mixed mode integrated circuits. Maturity of SOI technology, and recent progresses of MOSFET's microwave performances, explain the success of silicon as compared to III-V technologies for low-cost multigigahertz analog applications. The design of efficient circuits requires accurate, wide-band models for both active and passive elements. Within this frame, passive components fabricated in SOI technologies have been studied, and a physical model of integrated square spiral inductors has been developed. Also, the performances of integrated MOSFETs have been analyzed. New alternative structures of transistor (the Graded Channel MOSFET and the Dynamic Threshold MOSFET) have been proposed and studied from Low to High frequencies. These transistors show very interesting properties for analog, low power, low voltage, and microwave applications. Furthermore, as their fabrication processes are fully CMOS compatible, they allow us to increase the performances of a CMOS technology without any modification of its process, and without extra-cost.

The boom of mobile communications leads to an increasing request of low cost and low power mixed mode integrated circuits. Maturity of SOI technology, and recent progresses of MOSFET's microwave performances, explain the success of silicon as compared to III-V technologies for low-cost multigigahertz analog applications. The design of efficient circuits requires accurate, wide-band models for both active and passive elements. Within this frame, passive components fabricated in SOI technologies have been studied, and a physical model of integrated square spiral inductors has been developed. Also, the performances of integrated MOSFETs have been analyzed. New alternative structures of transistor (the Graded Channel MOSFET and the Dynamic Threshold MOSFET) have been proposed and studied from Low to High frequencies. These transistors show very interesting properties for analog, low power, low voltage, and microwave applications. Furthermore, as their fabrication processes are fully CMOS compatible, they allow us to increase the performances of a CMOS technology without any modification of its process, and without extra-cost.

O objetivo principal deste trabalho é o estudo de transistores MuGFETs de porta tripla de Corpo de canal tipo-n com e sem a aplicação da configuração DTMOS. Este estudo será realizado através de simulações numéricas tridimensionais e por caracterizações elétricas. A corrente de dreno, a transcondutância, a resistência, a tensão de limiar, a inclinação de sublimiar e a Redução da Barreira Induzida pelo Dreno (DIBL) serão analisadas em modo DTMOS e em configuração de polarização convencional. Importantes figuras de mérito para o desempenho analógico como transcondutância-sobre-corrente de dreno, a condutância de saída, a tensão Early e o ganho de tensão intrínseco serão estudados tanto experimentalmente como através de simulações numéricas tridimensionais para diferentes concentrações de dopantes no canal. Os resultados indicam que a configuração DTMOS apresenta as características elétricas superiores (4 e 10 %) e maior eficiência dos transistores. Além disso, os dispositivos DTMOS com alta concentração de dopantes no canal apresentaram um desempenho analógico muito melhor quando comparados ao transistor de porta tripla de Corpo em modo de operação convencional. O ruído de baixa frequência (LF) é pela primeira vez experimentalmente analisado na região linear e saturação. A origem do ruído é analisada de maneira a compreender os mecanismos físicos envolvidos neste tipo de ruído. As medições mostraram que os espectros do sinal dos dispositivos de porta tripla de Corpo e DTMOS são compostos por flutuações referentes ao número de portadores devido ao ruído flicker e por ondas de ruído de geração e recombinação no dielétrico de porta que se torna maior com o aumento da tensão de porta. No entanto, o principal fato desta análise é que o dispositivo DTMOS apresentou praticamente a mesma magnitude do ruído LF na região linear e de saturação que o dispositivo de Corpo. A energia de 60 MeV na fluência de p/1012 cm-2 de radiações de prótons é também estudada experimentalmente em termos das características elétricas, desempenho do analógico e ruído LF nos dispositivos de porta tripla de Corpo e DTMOS. Os resultados indicam que combinado com as suas melhores características elétricas e um ótimo desempenho analógico do DTMOS, faz o transistor de porta tripla de Corpo um candidato muito competitivo para aplicações analógicas em ruído de baixa frequência antes e depois da irradiação. A vantagem da técnica DTMOS em transistores de porta tripla em ambientes onde os dispositivos têm de suportar alta radiação é devido à menor penetração do campo de dreno que reduz o efeito das cargas induzidas pelo óxido de isolação (STI). Finalmente, o transistor de Corpo de porta tripla de canal tipo-n é experimentalmente estudado como célula de memória, isto é, como 1T-DRAM (Memória de Acesso Aleatório Dinâmico com 1 transistor). Para escrever e ler 1 é utilizado um modo de programação que utiliza o efeito do transistor bipolar parasitário (BJT) enquanto a polarização direta da junção do corpo e do dreno é usada para escrever 0. As correntes de leitura e escrita aumentam com o aumento da tensão do corpo (VB) porque as cargas induzidas pelo efeito BJT é armazenada dentro da aleta. Quando o corpo do transistor está flutuante, o dispositivo retém mais cargas dentro da sua aleta. Além disso, transistor de Corpo pode ser utilizado como 1T-DRAM com eletrodo de porta e substrato flutuando. Neste caso, o dispositivo funciona como um biristor (sem porta). / The main goal of this work is to investigate the n-channel MuGFETs (triple-gate) Bulk transistors with and without the application of DTMOS operation. This work will be done through three-dimensional numerical simulation and by electrical characterizations. The drain current, transconductance, resistance, threshold voltage, subthreshold swing and Drain Induced Barrier Lowering (DIBL) will be analyzed in the DTMOS mode and the standard biasing configuration. Important figures of merit for the analog performance such as transconductance-over-drain current, output conductance, Early voltage and intrinsic voltage gain will be studied experimentally and through three-dimensional numerical simulations for different channel doping concentrations. The results indicate that the DTMOS configuration has superior electrical characteristics (4 e 10 %) and higher transistor efficiency. In addition, DTMOS devices with a high channel doping concentration exhibit much better analog performance compared to the normal operation mode. Low-Frequency (LF) noise is for the first time experimentally investigated in linear and saturation region. The origin of the noise will be analyzed in order to understand the physical mechanisms involved in this type of noise. Measurements showed that the signal spectra for Bulk and DTMOS are composed of number fluctuations related flicker noise with on top generation and recombination noise humps, which become more pronounced at higher gate voltage. However, the most important finding is the fact that DTMOS devices showed practically the same LF noise magnitude in linear and saturation region than standard Bulk device. Proton irradiation with energy of 60 MeV and fluence of p/1012 cm-2 is also experimentally studied in terms of electric characteristic, analog performance and the LF noise in Bulk and DTMOS triple gate devices. The results indicate that the combined of the better electrical characteristics and an excellent analog performance of DTMOS devices, makes it a very competitive candidate for low-noise RF analog applications before and after irradiation. The advantage of dynamic threshold voltage in triple gate transistors in environments where the devices have to withstand high-energy radiation is due to its lower drain electric field penetration that lowers the effect of the radiation-induced charges in the STI (shallow trench isolation) regions adjacent to the fin. Finally, the n-channel triple gate Bulk device is used for memory application, that is, 1T-DRAM (Dynamic Random Access Memory with 1 Transistor). Bipolar junction transistor (BJT) programming mode is used to write and read 1 while the forward biasing of the body-drain junction is used to write 0. The reading and writing current increases with increasing body bias (VB) because the load induced by the BJT effect is stored within the fin. When the body of the transistor is floating, the device retains more charge within its fin. In addition, transistor could also operate as 1T-DRAM with both gate and bulk contacts floating, which is similar to the biristor (gateless) behavior.

O objetivo principal deste trabalho é o estudo de transistores MuGFETs de porta tripla de Corpo de canal tipo-n com e sem a aplicação da configuração DTMOS. Este estudo será realizado através de simulações numéricas tridimensionais e por caracterizações elétricas. A corrente de dreno, a transcondutância, a resistência, a tensão de limiar, a inclinação de sublimiar e a Redução da Barreira Induzida pelo Dreno (DIBL) serão analisadas em modo DTMOS e em configuração de polarização convencional. Importantes figuras de mérito para o desempenho analógico como transcondutância-sobre-corrente de dreno, a condutância de saída, a tensão Early e o ganho de tensão intrínseco serão estudados tanto experimentalmente como através de simulações numéricas tridimensionais para diferentes concentrações de dopantes no canal. Os resultados indicam que a configuração DTMOS apresenta as características elétricas superiores (4 e 10 %) e maior eficiência dos transistores. Além disso, os dispositivos DTMOS com alta concentração de dopantes no canal apresentaram um desempenho analógico muito melhor quando comparados ao transistor de porta tripla de Corpo em modo de operação convencional. O ruído de baixa frequência (LF) é pela primeira vez experimentalmente analisado na região linear e saturação. A origem do ruído é analisada de maneira a compreender os mecanismos físicos envolvidos neste tipo de ruído. As medições mostraram que os espectros do sinal dos dispositivos de porta tripla de Corpo e DTMOS são compostos por flutuações referentes ao número de portadores devido ao ruído flicker e por ondas de ruído de geração e recombinação no dielétrico de porta que se torna maior com o aumento da tensão de porta. No entanto, o principal fato desta análise é que o dispositivo DTMOS apresentou praticamente a mesma magnitude do ruído LF na região linear e de saturação que o dispositivo de Corpo. A energia de 60 MeV na fluência de p/1012 cm-2 de radiações de prótons é também estudada experimentalmente em termos das características elétricas, desempenho do analógico e ruído LF nos dispositivos de porta tripla de Corpo e DTMOS. Os resultados indicam que combinado com as suas melhores características elétricas e um ótimo desempenho analógico do DTMOS, faz o transistor de porta tripla de Corpo um candidato muito competitivo para aplicações analógicas em ruído de baixa frequência antes e depois da irradiação. A vantagem da técnica DTMOS em transistores de porta tripla em ambientes onde os dispositivos têm de suportar alta radiação é devido à menor penetração do campo de dreno que reduz o efeito das cargas induzidas pelo óxido de isolação (STI). Finalmente, o transistor de Corpo de porta tripla de canal tipo-n é experimentalmente estudado como célula de memória, isto é, como 1T-DRAM (Memória de Acesso Aleatório Dinâmico com 1 transistor). Para escrever e ler 1 é utilizado um modo de programação que utiliza o efeito do transistor bipolar parasitário (BJT) enquanto a polarização direta da junção do corpo e do dreno é usada para escrever 0. As correntes de leitura e escrita aumentam com o aumento da tensão do corpo (VB) porque as cargas induzidas pelo efeito BJT é armazenada dentro da aleta. Quando o corpo do transistor está flutuante, o dispositivo retém mais cargas dentro da sua aleta. Além disso, transistor de Corpo pode ser utilizado como 1T-DRAM com eletrodo de porta e substrato flutuando. Neste caso, o dispositivo funciona como um biristor (sem porta). / The main goal of this work is to investigate the n-channel MuGFETs (triple-gate) Bulk transistors with and without the application of DTMOS operation. This work will be done through three-dimensional numerical simulation and by electrical characterizations. The drain current, transconductance, resistance, threshold voltage, subthreshold swing and Drain Induced Barrier Lowering (DIBL) will be analyzed in the DTMOS mode and the standard biasing configuration. Important figures of merit for the analog performance such as transconductance-over-drain current, output conductance, Early voltage and intrinsic voltage gain will be studied experimentally and through three-dimensional numerical simulations for different channel doping concentrations. The results indicate that the DTMOS configuration has superior electrical characteristics (4 e 10 %) and higher transistor efficiency. In addition, DTMOS devices with a high channel doping concentration exhibit much better analog performance compared to the normal operation mode. Low-Frequency (LF) noise is for the first time experimentally investigated in linear and saturation region. The origin of the noise will be analyzed in order to understand the physical mechanisms involved in this type of noise. Measurements showed that the signal spectra for Bulk and DTMOS are composed of number fluctuations related flicker noise with on top generation and recombination noise humps, which become more pronounced at higher gate voltage. However, the most important finding is the fact that DTMOS devices showed practically the same LF noise magnitude in linear and saturation region than standard Bulk device. Proton irradiation with energy of 60 MeV and fluence of p/1012 cm-2 is also experimentally studied in terms of electric characteristic, analog performance and the LF noise in Bulk and DTMOS triple gate devices. The results indicate that the combined of the better electrical characteristics and an excellent analog performance of DTMOS devices, makes it a very competitive candidate for low-noise RF analog applications before and after irradiation. The advantage of dynamic threshold voltage in triple gate transistors in environments where the devices have to withstand high-energy radiation is due to its lower drain electric field penetration that lowers the effect of the radiation-induced charges in the STI (shallow trench isolation) regions adjacent to the fin. Finally, the n-channel triple gate Bulk device is used for memory application, that is, 1T-DRAM (Dynamic Random Access Memory with 1 Transistor). Bipolar junction transistor (BJT) programming mode is used to write and read 1 while the forward biasing of the body-drain junction is used to write 0. The reading and writing current increases with increasing body bias (VB) because the load induced by the BJT effect is stored within the fin. When the body of the transistor is floating, the device retains more charge within its fin. In addition, transistor could also operate as 1T-DRAM with both gate and bulk contacts floating, which is similar to the biristor (gateless) behavior.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.