Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.

Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.