Une interface de capteur intégré haute température est proposée. L'interface de capteur a une architecture dans le domaine temporel et entièrement différentielle. Cette approche offre l'avantage d'une meilleure stabilité thermique par rapport aux architectures analogiques classiques. L'interface du capteur est basée sur des oscillateurs à verrouillage d'injection (ILO) utilisés comme déphaseurs. Une paire d’ILOs convertit la tension de sortie du capteur en une différence de déphasage qui est ensuite numérisée à l'aide d'un convertisseur temps-numérique. La sortie de l'interface du capteur dépend uniquement du rapport des valeurs de ses paramètres plutôt que de leurs valeurs absolues, ce qui entraîne une faible dépendance à température. L'interface du capteur est fabriquée à l'aide d'une technologie de silicium sur isolant partiellement déplété (PD-SOI) de 0.18μm de XFAB, qui est choisie pour sa robustesse thermique. Les mesures montrent que l’interface de capteur a une variation thermique de 178ppm / ° C sur ± 60mV de pleine échelle d'entrée et une variation thermique de 65ppm / ° C sur ± 40mV de pleine échelle d'entrée sur une large plage de température de fonctionnement étendue de -20 ° C à 220 ° C. / A high temperature integrated sensor interface is proposed. The sensor interface has a fully differential time domain architecture. This approach offers the advantage of better thermal stability compared to typical analog based architectures. The sensor interface is based on Injections Locked Oscillators (ILO) used as phase shifters. A pair of ILOs converts the sensor output voltage into a phase shift difference which is then digitized using a time to digital converter. The sensor interface output depends only on the ratio of its parameters values rather than their absolute values thus leading to a low temperature dependency. The sensor interface is fabricated using a 0.18µm Partially-Depleted Silicon on Insulator technology (PD-SOI) from XFAB which is chosen for its thermal robustness. Measurements show that the sensor interface achieves a thermal variation of 178ppm/°C over ±60mV input full scale and a thermal variation of 65ppm/°C over ±40mV input full scale over a wide operation temperature range extended from -20°C to 220°C.

Este trabalho tem como objetivo o estudo, caracterização elétrica e modelagem do novo transistor desenvolvido e fabricado no Laboratório de Sistemas Integráveis (LSI) da Universidade de São Paulo (USP) chamado BE (Back Enhanced) SOI MOSFET. Trata-se de um dispositivo inovador que se destaca principalmente pela sua facilidade de fabricação (exigindo apenas processos bem conhecidos e nenhuma etapa de dopagem do semicondutor) e sua flexibilidade quanto ao modo de operação (pode atuar como um transistor MOS tipo n ou um transistor MOS tipo p, dependendo somente da polarização de substrato). Aplicando-se tensão no substrato (VGB) é possível formar um canal de elétrons (VGB>0) ou lacunas (VGB<0) na segunda interface da camada de silício, por onde a corrente entre fonte e dreno flui. Sua patente foi requerida junto ao INPI (Instituto Nacional da Propriedade Industrial) sob o número BR 10 2015 020974 6. Foram realizadas medidas elétricas e simulações numéricas para melhor compreender seu princípio de funcionamento e as características que tornam possível sua reconfigurabilidade. Duas fabricações distintas deste tipo de dispositivo foram analisadas. Além das espessuras distintas, a principal diferença entre elas é o metal utilizado nos eletrodos de fonte e dreno, sendo alumínio na primeira e níquel na segunda versão. O alumínio utilizado na primeira versão resultou em contatos Ôhmicos após o processamento térmico das lâminas, que favoreceram o funcionamento do dispositivo como transistor tipo p, devido à natureza do material utilizado. A análise em função da temperatura (de 25ºC até 125ºC) mostrou uma variação da tensão de limiar (até 1,52mV/ºC) e uma degradação da mobilidade dos portadores de carga (analisado através da transcondutância), resultando no surgimento de um ponto invariante com a temperatura, o chamado ZTC (Zero Temperature Coefficient). Já a segunda versão possui contatos Schottky, na qual foram obtidos níveis de corrente apreciáveis tanto para transistores tipo n (na ordem de nA para as condições de polarização utilizadas), quanto para transistores tipo p (na ordem de ?A). O comportamento da curva de corrente de dreno deste dispositivo apresentou uma estabilização a partir de determinado valor de tensão de porta. A partir deste ponto o BE SOI MOSFET deixa de atuar como um transistor convencional e passa a ter sua corrente de dreno proporcional a tensão de substrato. Medidas em função da temperatura nesta segunda versão permitiram comparar os resultados com os da primeira versão. Percebeu-se a ausência do ponto de ZTC, uma vez que foi observado o aumento da corrente devido à diminuição da resistência dos contatos de fonte e dreno para temperaturas mais elevadas. Por fim, a operação de um circuito inversor utilizando o BE SOI MOSFET foi implementada, mesmo quando alternando os tipos dos transistores, comprovando a flexibilidade de funcionamento dos transistores ao mudar seu tipo em função da polarização de substrato. / The aim of this work is the study, the electrical characterization and the modeling of the new transistor that was developed and fabricated in the Laboratório de Sistemas Integráveis (LSI) at University of Sao Paulo (USP). It was named BE (Back Enhanced) SOI MOSFET. This innovative device has the advantage of a simple fabrication (only well-known processes are required to build it and there is no need of any doping step) and it has a reconfigurable operation (it can act as a n-type MOS transistor or as a ptype MOS transistor depending only on substrate bias). The substrate voltage (VGB) is responsible for the formation of an electron (VGB>0) or a hole (VGB<0) channel at the back interface of the silicon, where the drain current flows. The patent for it was required at the National Industrial Property Institute under the number BR 10 2015 020974 6. Electrical measurements and numerical simulations were performed to better understand its functioning principle and the characteristics that enable its reconfigurability. Two different fabrication splits were analyzed. Beside their thicknesses, the main difference between them is the drain and source metal electrode (aluminum in the first split and nickel in the second one). The one with aluminum electrodes resulted in Ohmic contacts after thermal processing, that favored the formation on the p-type transistor because of the nature of the used element. It was observed a variation of the threshold voltage (up to 1.52mV/ºC) and a mobility degradation (seen through the transconductance behavior) as a function of the temperature (from 25ºC to 125ºC), resulting in a zero-temperature coefficient (ZTC) bias point in this device. In this bias condition point, the drain current is almost constant as a function of the temperature, which is a good characteristic especially for analog circuits. The second split has Schottky drain and source contacts, in which appreciable current levels were obtained for both n-type transistors (order of magnitude of nA in the measured bias conditions) and p-type transistors (order of magnitude of ?A). The drain current of this device showed a particular behavior where the drain current stabilizes from a certain gate voltage. In this condition, the BE SOI MOSFET does not act as a conventional transistor anymore and its current is proportional to the substrate bias. Measurements as a function of the temperature were performed in the device too. It was observed an increase of the drain current, differently from the first split, due to the reduction of the source and drain contacts resistances as a function of the temperature. This resulted in the absence of the ZTC point. Finally, the operation of an inverter circuit using BE SOI MOSFET transistors was implemented, even if the type of the transistors were switched. This result shows the flexibility of operation of the transistor, in other words, it is possible to change its type as a function of the substrate bias.

Este trabalho tem como objetivo o estudo, caracterização elétrica e modelagem do novo transistor desenvolvido e fabricado no Laboratório de Sistemas Integráveis (LSI) da Universidade de São Paulo (USP) chamado BE (Back Enhanced) SOI MOSFET. Trata-se de um dispositivo inovador que se destaca principalmente pela sua facilidade de fabricação (exigindo apenas processos bem conhecidos e nenhuma etapa de dopagem do semicondutor) e sua flexibilidade quanto ao modo de operação (pode atuar como um transistor MOS tipo n ou um transistor MOS tipo p, dependendo somente da polarização de substrato). Aplicando-se tensão no substrato (VGB) é possível formar um canal de elétrons (VGB>0) ou lacunas (VGB<0) na segunda interface da camada de silício, por onde a corrente entre fonte e dreno flui. Sua patente foi requerida junto ao INPI (Instituto Nacional da Propriedade Industrial) sob o número BR 10 2015 020974 6. Foram realizadas medidas elétricas e simulações numéricas para melhor compreender seu princípio de funcionamento e as características que tornam possível sua reconfigurabilidade. Duas fabricações distintas deste tipo de dispositivo foram analisadas. Além das espessuras distintas, a principal diferença entre elas é o metal utilizado nos eletrodos de fonte e dreno, sendo alumínio na primeira e níquel na segunda versão. O alumínio utilizado na primeira versão resultou em contatos Ôhmicos após o processamento térmico das lâminas, que favoreceram o funcionamento do dispositivo como transistor tipo p, devido à natureza do material utilizado. A análise em função da temperatura (de 25ºC até 125ºC) mostrou uma variação da tensão de limiar (até 1,52mV/ºC) e uma degradação da mobilidade dos portadores de carga (analisado através da transcondutância), resultando no surgimento de um ponto invariante com a temperatura, o chamado ZTC (Zero Temperature Coefficient). Já a segunda versão possui contatos Schottky, na qual foram obtidos níveis de corrente apreciáveis tanto para transistores tipo n (na ordem de nA para as condições de polarização utilizadas), quanto para transistores tipo p (na ordem de ?A). O comportamento da curva de corrente de dreno deste dispositivo apresentou uma estabilização a partir de determinado valor de tensão de porta. A partir deste ponto o BE SOI MOSFET deixa de atuar como um transistor convencional e passa a ter sua corrente de dreno proporcional a tensão de substrato. Medidas em função da temperatura nesta segunda versão permitiram comparar os resultados com os da primeira versão. Percebeu-se a ausência do ponto de ZTC, uma vez que foi observado o aumento da corrente devido à diminuição da resistência dos contatos de fonte e dreno para temperaturas mais elevadas. Por fim, a operação de um circuito inversor utilizando o BE SOI MOSFET foi implementada, mesmo quando alternando os tipos dos transistores, comprovando a flexibilidade de funcionamento dos transistores ao mudar seu tipo em função da polarização de substrato. / The aim of this work is the study, the electrical characterization and the modeling of the new transistor that was developed and fabricated in the Laboratório de Sistemas Integráveis (LSI) at University of Sao Paulo (USP). It was named BE (Back Enhanced) SOI MOSFET. This innovative device has the advantage of a simple fabrication (only well-known processes are required to build it and there is no need of any doping step) and it has a reconfigurable operation (it can act as a n-type MOS transistor or as a ptype MOS transistor depending only on substrate bias). The substrate voltage (VGB) is responsible for the formation of an electron (VGB>0) or a hole (VGB<0) channel at the back interface of the silicon, where the drain current flows. The patent for it was required at the National Industrial Property Institute under the number BR 10 2015 020974 6. Electrical measurements and numerical simulations were performed to better understand its functioning principle and the characteristics that enable its reconfigurability. Two different fabrication splits were analyzed. Beside their thicknesses, the main difference between them is the drain and source metal electrode (aluminum in the first split and nickel in the second one). The one with aluminum electrodes resulted in Ohmic contacts after thermal processing, that favored the formation on the p-type transistor because of the nature of the used element. It was observed a variation of the threshold voltage (up to 1.52mV/ºC) and a mobility degradation (seen through the transconductance behavior) as a function of the temperature (from 25ºC to 125ºC), resulting in a zero-temperature coefficient (ZTC) bias point in this device. In this bias condition point, the drain current is almost constant as a function of the temperature, which is a good characteristic especially for analog circuits. The second split has Schottky drain and source contacts, in which appreciable current levels were obtained for both n-type transistors (order of magnitude of nA in the measured bias conditions) and p-type transistors (order of magnitude of ?A). The drain current of this device showed a particular behavior where the drain current stabilizes from a certain gate voltage. In this condition, the BE SOI MOSFET does not act as a conventional transistor anymore and its current is proportional to the substrate bias. Measurements as a function of the temperature were performed in the device too. It was observed an increase of the drain current, differently from the first split, due to the reduction of the source and drain contacts resistances as a function of the temperature. This resulted in the absence of the ZTC point. Finally, the operation of an inverter circuit using BE SOI MOSFET transistors was implemented, even if the type of the transistors were switched. This result shows the flexibility of operation of the transistor, in other words, it is possible to change its type as a function of the substrate bias.

Neste trabalho é apresentado um estudo do ponto ZTC (Zero Temperature Coefficient) em dispositivos SOI MOSFETs, funcionando em modo parcialmente (PD-SOI) e totalmente (FD-SOI) depletados. O estudo é realizado a partir de um modelo analítico simples, proposto para determinação da tensão de polarização da porta do transistor no ponto ZTC (VZTC), através dos modelos de primeira ordem das características da corrente de dreno (IDS) em função da tensão aplicada a porta (VGF) do transistor, considerando as regiões de operação linear e de saturação. Para a validação do modelo, os resultados obtidos são confrontados com dados experimentais, e foi obtido um bom ajuste dos valores, apesar das simplificações adotadas para o modelo proposto. Foi realizada uma análise para estudar o impacto no valor de VZTC com a variação no valor de parâmetros de referência, como a concentração de portadores (Naf) e a espessura do óxido de porta (toxf). O erro máximo observado em VZTC, impondo a variação nos parâmetros Naf e toxf, para os dispositivos PD é de 3,1% e 4,6% na região linear, respectivamente; e 3,5% e 7,2% na região de saturação, respectivamente. Para os dispositivos FD o erro máximo observado, devido a variação nos parâmetros Naf e toxf, foi de 11% e 10% operando no regime linear, respectivamente e 5,3% e 8,4% no regime de saturação, respectivamente. Através do modelo proposto foi realizado o estudo da estabilidade do ponto ZTC em função da variação da degradação da mobilidade com a temperatura (fator c), comprimento de canal (L) e a tensão de dreno (VDS) para os dispositivos supracitados. A analise da influência do fator c em VZTC mostrou-se mais importante nos dispositivos parcialmente depletados (PD). A tensão VZTC, para os dispositivos nMOS, apresentou um menor valor operando na região de saturação, e torna-se mais pronunciada essa diferença para dispositivos com menor comprimento de canal, para ambos os tipos de dispositivos. Observando a variação de VZTC com VDS, nota-se uma diminuição no valor de VZTC para altos valores de VDS, para os dois tipos de dispositivos estudados, n e pMOS. Os resultados do modelo proposto foram avaliados com dados experimentais de outras tecnologias SOI MOSFET. Também foi obtido um bom ajuste com os valores para as tecnologias GC-SOI e GC-GAA SOI, operando em regime linear e saturação. / This paper presents a study of ZTC point (\"Zero Temperature Coefficient) in SOI MOSFETs devices, partially (PD-SOI) and fully (FD-SOI) depleted mode. The study is performed from a simple analytical model proposed for the determination of the gate bias voltage at ZTC point (VZTC) using the first-order models of the drain current (IDS) characteristics as a function of the gate voltage (VGF), operating in the linear and saturation regimes. To validate the model proposed results were compared with experimental data, and the analytical predictions are in very close agreement with experimental results in spite of the simplification used for the VZTC model proposed. Analysis was performed to study the impact on the VZTC value with the change in the parameters used as reference, such as Naf and toxf. The maximum error observed for the PD devices is 3.1% and 4.6% in the linear region and 3.5% and 7.2% in the saturation region, respectively. For FD devices the maximum error observed was 11% and 10% operating in the linear and 5.3% and 8.4% in the saturation regime. In order to verify the stability of the ZTC point as a function of the mobility degradation (c), channel length (L) and drain voltage (VDS), the proposed model was applied to the devices mentioned above. The VZTC changes in the temperature range investigated showed a temperature mobility degradation dependence and are more pronounced in PD devices. The VZTC voltage for nMOS devices presented a lower value operating in the saturation region than in the linear region, and this difference becomes more pronounced to devices with smaller channel length for both devices, n and pMOS. Analyzing the VZTC variation with drain voltage (VDS), showed a decrease in VZTC value for higher VDS, for both studied devices. The model proposed results were evaluated using experimental data from other SOI MOSFET technologies. And also we have obtained for the GC SOI and GC-GAA-SOI technologies a very close agreement, operating in both regions, linear and saturation.

Esta dissertação apresenta os resultados obtidos no estudo do funcionamento dinâmico de uma célula de memória composta por um único transistor SOI MOSFET. Este estudo é baseado nos resultados experimentais observados em dispositivos nMOSFET em tecnologia SOI desenvolvidos no imec, Leuven, Bélgica. Os dados experimentais apresentados foram obtidos no Laboratório de Sistemas Integráveis (LSI) da Escola Politécnica da Universidade de São Paulo (EPUSP) e nos laboratórios AMSIMEC do centro de pesquisa imec, Bélgica. No presente trabalho foi levantado o histórico das memórias dinâmicas, assim como as características fundamentais de uma célula de memória dinâmica de um único transistor, tais como tempo de retenção e margem de sensibilidade, que são definidas e posteriormente verificadas para diferentes tipos de transistores. Inicialmente, foram estudados os mecanismos capazes de promover algum tipo de histerese na curva de corrente de fonte-dreno em função da tensão de porta de um transistor SOI em DC. Por meio destas propriedades, muitas vezes vistas como parasitárias, foi possível explorar o comportamento de um único transistor como célula de memória. Em seguida, passou-se às medidas dinâmicas, momento no qual foi necessário desenvolver um arranjo experimental conveniente de forma que fosse possível medir pulsos da ordem de µA com duração da ordem de 10ns. Assim, uma parte desta dissertação é dedicada à descrição dos problemas e soluções encontrados para viabilizar a medida destes rápidos e pequenos sinais. Foram observados dispositivos com tempos de retenção superiores a 100ms e margens de sensibilidades que ultrapassam 100µA. Finalmente, são apresentadas as conclusões encontradas e as possibilidades para estudos futuros. / This masters thesis presents the results obtained throughout the study of a memory cell composed of a single SOI MOSFET transistor. This study is based on the experimental results observed on SOI nMOSFET devices developed at imec, Leuven, Belgium. The experimental data presented was obtained both at the Laboratório de Sistemas Integráveis (LSI) from the Escola Politécnica da USP (EPUSP) and the AMSIMEC laboratories in the imec research center, Belgium. In this work, the history of dynamic memories as well as the fundamental characteristics of a single transistor dynamic memory cell, such as retention time and sense margin, which are defined and later verified for different transistors, have been analysed. Initially, the mechanisms capable of leading to some sort of hysteresis on the drain-source current as a function of the gate voltage on a SOI transistor operating in DC were studied. Through these properties many times regarded as parasitic it was possible to explore the behavior of a single SOI transistor operating as a memory cell. Afterwards, this work analyzes dynamic measurements, for which it has been necessary to develop an appropriate experimental setup capable of measuring pulses of some µA and lasting approximately 10ns. Therefore, part of this thesis is reserved for the description of the problems and solutions found in order to enable the measurement of these fast and small signals. Devices with retention times larger than 100ms and sense margins surpassing 100µA were measured. Finally, conclusions and possible future studies are presented.

Esta dissertação apresenta os resultados obtidos no estudo do funcionamento dinâmico de uma célula de memória composta por um único transistor SOI MOSFET. Este estudo é baseado nos resultados experimentais observados em dispositivos nMOSFET em tecnologia SOI desenvolvidos no imec, Leuven, Bélgica. Os dados experimentais apresentados foram obtidos no Laboratório de Sistemas Integráveis (LSI) da Escola Politécnica da Universidade de São Paulo (EPUSP) e nos laboratórios AMSIMEC do centro de pesquisa imec, Bélgica. No presente trabalho foi levantado o histórico das memórias dinâmicas, assim como as características fundamentais de uma célula de memória dinâmica de um único transistor, tais como tempo de retenção e margem de sensibilidade, que são definidas e posteriormente verificadas para diferentes tipos de transistores. Inicialmente, foram estudados os mecanismos capazes de promover algum tipo de histerese na curva de corrente de fonte-dreno em função da tensão de porta de um transistor SOI em DC. Por meio destas propriedades, muitas vezes vistas como parasitárias, foi possível explorar o comportamento de um único transistor como célula de memória. Em seguida, passou-se às medidas dinâmicas, momento no qual foi necessário desenvolver um arranjo experimental conveniente de forma que fosse possível medir pulsos da ordem de µA com duração da ordem de 10ns. Assim, uma parte desta dissertação é dedicada à descrição dos problemas e soluções encontrados para viabilizar a medida destes rápidos e pequenos sinais. Foram observados dispositivos com tempos de retenção superiores a 100ms e margens de sensibilidades que ultrapassam 100µA. Finalmente, são apresentadas as conclusões encontradas e as possibilidades para estudos futuros. / This masters thesis presents the results obtained throughout the study of a memory cell composed of a single SOI MOSFET transistor. This study is based on the experimental results observed on SOI nMOSFET devices developed at imec, Leuven, Belgium. The experimental data presented was obtained both at the Laboratório de Sistemas Integráveis (LSI) from the Escola Politécnica da USP (EPUSP) and the AMSIMEC laboratories in the imec research center, Belgium. In this work, the history of dynamic memories as well as the fundamental characteristics of a single transistor dynamic memory cell, such as retention time and sense margin, which are defined and later verified for different transistors, have been analysed. Initially, the mechanisms capable of leading to some sort of hysteresis on the drain-source current as a function of the gate voltage on a SOI transistor operating in DC were studied. Through these properties many times regarded as parasitic it was possible to explore the behavior of a single SOI transistor operating as a memory cell. Afterwards, this work analyzes dynamic measurements, for which it has been necessary to develop an appropriate experimental setup capable of measuring pulses of some µA and lasting approximately 10ns. Therefore, part of this thesis is reserved for the description of the problems and solutions found in order to enable the measurement of these fast and small signals. Devices with retention times larger than 100ms and sense margins surpassing 100µA were measured. Finally, conclusions and possible future studies are presented.

Neste trabalho é apresentado um estudo do ponto ZTC (Zero Temperature Coefficient) em dispositivos SOI MOSFETs, funcionando em modo parcialmente (PD-SOI) e totalmente (FD-SOI) depletados. O estudo é realizado a partir de um modelo analítico simples, proposto para determinação da tensão de polarização da porta do transistor no ponto ZTC (VZTC), através dos modelos de primeira ordem das características da corrente de dreno (IDS) em função da tensão aplicada a porta (VGF) do transistor, considerando as regiões de operação linear e de saturação. Para a validação do modelo, os resultados obtidos são confrontados com dados experimentais, e foi obtido um bom ajuste dos valores, apesar das simplificações adotadas para o modelo proposto. Foi realizada uma análise para estudar o impacto no valor de VZTC com a variação no valor de parâmetros de referência, como a concentração de portadores (Naf) e a espessura do óxido de porta (toxf). O erro máximo observado em VZTC, impondo a variação nos parâmetros Naf e toxf, para os dispositivos PD é de 3,1% e 4,6% na região linear, respectivamente; e 3,5% e 7,2% na região de saturação, respectivamente. Para os dispositivos FD o erro máximo observado, devido a variação nos parâmetros Naf e toxf, foi de 11% e 10% operando no regime linear, respectivamente e 5,3% e 8,4% no regime de saturação, respectivamente. Através do modelo proposto foi realizado o estudo da estabilidade do ponto ZTC em função da variação da degradação da mobilidade com a temperatura (fator c), comprimento de canal (L) e a tensão de dreno (VDS) para os dispositivos supracitados. A analise da influência do fator c em VZTC mostrou-se mais importante nos dispositivos parcialmente depletados (PD). A tensão VZTC, para os dispositivos nMOS, apresentou um menor valor operando na região de saturação, e torna-se mais pronunciada essa diferença para dispositivos com menor comprimento de canal, para ambos os tipos de dispositivos. Observando a variação de VZTC com VDS, nota-se uma diminuição no valor de VZTC para altos valores de VDS, para os dois tipos de dispositivos estudados, n e pMOS. Os resultados do modelo proposto foram avaliados com dados experimentais de outras tecnologias SOI MOSFET. Também foi obtido um bom ajuste com os valores para as tecnologias GC-SOI e GC-GAA SOI, operando em regime linear e saturação. / This paper presents a study of ZTC point (\"Zero Temperature Coefficient) in SOI MOSFETs devices, partially (PD-SOI) and fully (FD-SOI) depleted mode. The study is performed from a simple analytical model proposed for the determination of the gate bias voltage at ZTC point (VZTC) using the first-order models of the drain current (IDS) characteristics as a function of the gate voltage (VGF), operating in the linear and saturation regimes. To validate the model proposed results were compared with experimental data, and the analytical predictions are in very close agreement with experimental results in spite of the simplification used for the VZTC model proposed. Analysis was performed to study the impact on the VZTC value with the change in the parameters used as reference, such as Naf and toxf. The maximum error observed for the PD devices is 3.1% and 4.6% in the linear region and 3.5% and 7.2% in the saturation region, respectively. For FD devices the maximum error observed was 11% and 10% operating in the linear and 5.3% and 8.4% in the saturation regime. In order to verify the stability of the ZTC point as a function of the mobility degradation (c), channel length (L) and drain voltage (VDS), the proposed model was applied to the devices mentioned above. The VZTC changes in the temperature range investigated showed a temperature mobility degradation dependence and are more pronounced in PD devices. The VZTC voltage for nMOS devices presented a lower value operating in the saturation region than in the linear region, and this difference becomes more pronounced to devices with smaller channel length for both devices, n and pMOS. Analyzing the VZTC variation with drain voltage (VDS), showed a decrease in VZTC value for higher VDS, for both studied devices. The model proposed results were evaluated using experimental data from other SOI MOSFET technologies. And also we have obtained for the GC SOI and GC-GAA-SOI technologies a very close agreement, operating in both regions, linear and saturation.

Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.

Este trabalho tem como objetivo investigar o comportamento de transistores SOI de porta tripla com óxido de porta de alta constante dielétrica e eletrodo de porta de metal. Inicialmente estudou-se a aplicação dos métodos de extração de parâmetros através de curvas da capacitância, previamente desenvolvidos para estruturas SOI planares, em dispositivos de porta tripla com óxido de porta de háfnio (HfO2) e porta de metal com nitreto de titânio (TiN). Foram utilizados dispositivos com grandes dimensões, onde a influência das portas laterais pode ser desprezada, apresentando desta forma, um comportamento similar aos dispositivos com geometria planar. Simulações numéricas tridimensionais seguidas de medidas experimentais validam a utilização desses métodos em estruturas de múltiplas portas com grande largura de canal. A capacitância também foi utilizada para se analisar a influência que o efeito de canto exerce sobre estas estruturas de múltiplas portas. Na seqüência, foi investigado o impacto que a variação da espessura da porta de metal TiN causa nas características elétricas dos transistores SOI de porta tripla com óxido de porta de silicato de óxido de háfnio (HfSiO). Parâmetros como tensão de limiar, função de trabalho, mobilidade, cargas de interface assim como as características analógicas foram analisadas. Os resultados indicaram que camadas de TiN mais finas são mais atrativas, apresentando menor tensão de limiar e armadilhas de interface, assim como um aumento na mobilidade e no ganho intrínseco do transistor. Contudo uma maior corrente de fuga pelo óxido de porta é vista nestes dispositivos. Juntamente com esta análise, o comportamento de transistores de porta tripla com dielétrico de porta de silicato de óxido de háfnio nitretado (HfSiON) também foi estudado, onde observou-se um maior impacto nas cargas de interface para o óxido de háfnio nitretado. Contudo, o mesmo é capaz de reduzir a difusão de impurezas até o óxido de silício (SiO2) interfacial com o canal de silício. Finalmente transistores de porta tripla com diferentes composições de estrutura de porta foram estudados experimentalmente, onde uma camada de óxido de disprósio (Dy2O3) foi depositada entre o silicato de óxido de háfnio (HfSiO) e a porta de metal TiN. Observou-se uma redução na tensão de limiar nos dispositivos com o óxido de disprósio assim como uma variação na tensão de faixa plana. Em resumo, quando a camada de óxido de disprósio foi depositada dentro da porta de metal TiN, uma melhor interface foi obtida, assim como uma maior espessura de óxido efetivo, indicando desta forma uma menor corrente de fuga. / The main goal of this work is to investigate the behavior of SOI triple gate transistors with high dielectric constant gate oxide and metal gate material. Initially it was studied the application of process parameters extraction methods through capacitance curves, developed previously for planar SOI structures, in the triple-gate devices with hafnium gate oxide (HfO2) and metal gate of titanium nitride (TiN). Devices with larger dimensions were used, where the lateral gate influence can be neglected, presenting a planar behavior. Three-dimensional numerical simulations followed by experimental measurements validated the methods used in multiple-gate structures with wide channel width. The capacitance was also used in order to analyze the corner effect influence under these structures. In sequence, it was investigated the impact that the metal gate TiN thickness variation cause on the electric characteristics on the SOI triple gate transistors with silicate of hafnium oxide (HfSiO) as gate oxide. Beyond threshold voltage, work function, mobility, interface trap density and analog characteristics were analyzed. The results showed that thinner TiN are highly attractive, showing a reduction on the threshold voltage and trap density, an improved mobility and of the intrinsic gain of the transistor. However, an increase on the leakage current is observed in these devices. Together with this analyzes the behavior of triple gate transistors with gate dielectric of silicate of hafnium oxide nitrated (HfSiON) was also studied, where for the HfSiON a higher interface trap density impact was observed. Nevertheless it is efficient on the reduction impurity diffusion to cross until the silicon oxide (SiO2) that interfaces with the silicon channel. Finally, triple gate transistors with different gate stacks were experimentally studied, where a dysprosium oxide layer (Dy2O3) was deposited between the silicate of hafnium oxide (HfSiO) and the TiN metal gate. We observed a reduction in the threshold voltage of theses devices with dysprosium oxide as well as a variation of flatband voltage. In summary, when the dysprosium oxide layer was deposited inside the TiN metal gate, a better interface was obtained, as well as a higher effective oxide thickness, resulting in a lower leakage current.

Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.