Neste trabalho é apresentado um estudo do ponto ZTC (Zero Temperature Coefficient) em dispositivos SOI MOSFETs, funcionando em modo parcialmente (PD-SOI) e totalmente (FD-SOI) depletados. O estudo é realizado a partir de um modelo analítico simples, proposto para determinação da tensão de polarização da porta do transistor no ponto ZTC (VZTC), através dos modelos de primeira ordem das características da corrente de dreno (IDS) em função da tensão aplicada a porta (VGF) do transistor, considerando as regiões de operação linear e de saturação. Para a validação do modelo, os resultados obtidos são confrontados com dados experimentais, e foi obtido um bom ajuste dos valores, apesar das simplificações adotadas para o modelo proposto. Foi realizada uma análise para estudar o impacto no valor de VZTC com a variação no valor de parâmetros de referência, como a concentração de portadores (Naf) e a espessura do óxido de porta (toxf). O erro máximo observado em VZTC, impondo a variação nos parâmetros Naf e toxf, para os dispositivos PD é de 3,1% e 4,6% na região linear, respectivamente; e 3,5% e 7,2% na região de saturação, respectivamente. Para os dispositivos FD o erro máximo observado, devido a variação nos parâmetros Naf e toxf, foi de 11% e 10% operando no regime linear, respectivamente e 5,3% e 8,4% no regime de saturação, respectivamente. Através do modelo proposto foi realizado o estudo da estabilidade do ponto ZTC em função da variação da degradação da mobilidade com a temperatura (fator c), comprimento de canal (L) e a tensão de dreno (VDS) para os dispositivos supracitados. A analise da influência do fator c em VZTC mostrou-se mais importante nos dispositivos parcialmente depletados (PD). A tensão VZTC, para os dispositivos nMOS, apresentou um menor valor operando na região de saturação, e torna-se mais pronunciada essa diferença para dispositivos com menor comprimento de canal, para ambos os tipos de dispositivos. Observando a variação de VZTC com VDS, nota-se uma diminuição no valor de VZTC para altos valores de VDS, para os dois tipos de dispositivos estudados, n e pMOS. Os resultados do modelo proposto foram avaliados com dados experimentais de outras tecnologias SOI MOSFET. Também foi obtido um bom ajuste com os valores para as tecnologias GC-SOI e GC-GAA SOI, operando em regime linear e saturação. / This paper presents a study of ZTC point (\"Zero Temperature Coefficient) in SOI MOSFETs devices, partially (PD-SOI) and fully (FD-SOI) depleted mode. The study is performed from a simple analytical model proposed for the determination of the gate bias voltage at ZTC point (VZTC) using the first-order models of the drain current (IDS) characteristics as a function of the gate voltage (VGF), operating in the linear and saturation regimes. To validate the model proposed results were compared with experimental data, and the analytical predictions are in very close agreement with experimental results in spite of the simplification used for the VZTC model proposed. Analysis was performed to study the impact on the VZTC value with the change in the parameters used as reference, such as Naf and toxf. The maximum error observed for the PD devices is 3.1% and 4.6% in the linear region and 3.5% and 7.2% in the saturation region, respectively. For FD devices the maximum error observed was 11% and 10% operating in the linear and 5.3% and 8.4% in the saturation regime. In order to verify the stability of the ZTC point as a function of the mobility degradation (c), channel length (L) and drain voltage (VDS), the proposed model was applied to the devices mentioned above. The VZTC changes in the temperature range investigated showed a temperature mobility degradation dependence and are more pronounced in PD devices. The VZTC voltage for nMOS devices presented a lower value operating in the saturation region than in the linear region, and this difference becomes more pronounced to devices with smaller channel length for both devices, n and pMOS. Analyzing the VZTC variation with drain voltage (VDS), showed a decrease in VZTC value for higher VDS, for both studied devices. The model proposed results were evaluated using experimental data from other SOI MOSFET technologies. And also we have obtained for the GC SOI and GC-GAA-SOI technologies a very close agreement, operating in both regions, linear and saturation.

Esta dissertação apresenta os resultados obtidos no estudo do funcionamento dinâmico de uma célula de memória composta por um único transistor SOI MOSFET. Este estudo é baseado nos resultados experimentais observados em dispositivos nMOSFET em tecnologia SOI desenvolvidos no imec, Leuven, Bélgica. Os dados experimentais apresentados foram obtidos no Laboratório de Sistemas Integráveis (LSI) da Escola Politécnica da Universidade de São Paulo (EPUSP) e nos laboratórios AMSIMEC do centro de pesquisa imec, Bélgica. No presente trabalho foi levantado o histórico das memórias dinâmicas, assim como as características fundamentais de uma célula de memória dinâmica de um único transistor, tais como tempo de retenção e margem de sensibilidade, que são definidas e posteriormente verificadas para diferentes tipos de transistores. Inicialmente, foram estudados os mecanismos capazes de promover algum tipo de histerese na curva de corrente de fonte-dreno em função da tensão de porta de um transistor SOI em DC. Por meio destas propriedades, muitas vezes vistas como parasitárias, foi possível explorar o comportamento de um único transistor como célula de memória. Em seguida, passou-se às medidas dinâmicas, momento no qual foi necessário desenvolver um arranjo experimental conveniente de forma que fosse possível medir pulsos da ordem de µA com duração da ordem de 10ns. Assim, uma parte desta dissertação é dedicada à descrição dos problemas e soluções encontrados para viabilizar a medida destes rápidos e pequenos sinais. Foram observados dispositivos com tempos de retenção superiores a 100ms e margens de sensibilidades que ultrapassam 100µA. Finalmente, são apresentadas as conclusões encontradas e as possibilidades para estudos futuros. / This masters thesis presents the results obtained throughout the study of a memory cell composed of a single SOI MOSFET transistor. This study is based on the experimental results observed on SOI nMOSFET devices developed at imec, Leuven, Belgium. The experimental data presented was obtained both at the Laboratório de Sistemas Integráveis (LSI) from the Escola Politécnica da USP (EPUSP) and the AMSIMEC laboratories in the imec research center, Belgium. In this work, the history of dynamic memories as well as the fundamental characteristics of a single transistor dynamic memory cell, such as retention time and sense margin, which are defined and later verified for different transistors, have been analysed. Initially, the mechanisms capable of leading to some sort of hysteresis on the drain-source current as a function of the gate voltage on a SOI transistor operating in DC were studied. Through these properties many times regarded as parasitic it was possible to explore the behavior of a single SOI transistor operating as a memory cell. Afterwards, this work analyzes dynamic measurements, for which it has been necessary to develop an appropriate experimental setup capable of measuring pulses of some µA and lasting approximately 10ns. Therefore, part of this thesis is reserved for the description of the problems and solutions found in order to enable the measurement of these fast and small signals. Devices with retention times larger than 100ms and sense margins surpassing 100µA were measured. Finally, conclusions and possible future studies are presented.

Este trabalho apresenta o estudo do efeito de Auto-Aquecimento (Self-Heating SH) em transistores Silicon-On-Insulator (SOI) com estrutura de canal gradual (GC SOI MOSFET). São apresentadas as características da tecnologia SOI e em especial as características do transistor GC-SOI MOSFET. Foi realizada uma análise do SH usando uma comparação de dispositivos SOI convencionais com GC SOI nMOSFET. Esta análise compara dispositivos com o mesmo comprimento de máscara do canal e dispositivos com o mesmo comprimento efetivo de canal. Simulações numéricas bidimensionais foram efetuadas nas duas análises considerando o aquecimento da rede cristalina. Os modelos e a constante térmica usados nestas simulações também foram apresentados. É demonstrado que os dispositivos GC com o mesmo comprimento de máscara do canal apresentam uma ocorrência similar de SH independentemente do comprimento da região menos dopada apesar de uma maior corrente de dreno. Por outro lado, para mesmo comprimento efetivo de canal o SH é menos pronunciado em transistores GC uma vez que o comprimento de máscara do canal é aumentado para compensar a diferença de corrente. Esta análise é realizada também variando-se a temperatura de 200K a 400K e resultados análogos foram observados apesar do efeito ser mais intenso em baixas temperaturas. / This work presents the study of Self-Heating (SH) effect in Graded-Channel Silicon-On-Insulator (GC SOI) nMOSFETs. The SOI technology characteristics are described with special attention to the GC SOI nMOSFET characteristics. A Self-Heating (SH) analysis was performed using conventional Silicon-On-Insulator (SOI) in comparison to Graded-Channel (GC) SOI nMOSFETs devices. The analysis was performed comparing devices with the same mask channel length and with the same effective channel length. Two-dimensional numerical simulations were performed considering the lattice heating in both cases. The models and the thermal conductive constant used in these simulations are also presented. It has been demonstrated that conventional and GC devices with the same mask channel length present similar occurrence of SH independently of the length of lightly doped region despite the larger drain current. On the other hand, for similar effective channel lengths, the SH is less pronounced in GC transistors as the mask channel length has to be increased in order to compensate the current difference. This analysis is also carried through varying it temperature of 200K to 400K and analogous results had been observed despite the effect being more intense in low temperatures.

Esta dissertação apresenta os resultados obtidos no estudo do funcionamento dinâmico de uma célula de memória composta por um único transistor SOI MOSFET. Este estudo é baseado nos resultados experimentais observados em dispositivos nMOSFET em tecnologia SOI desenvolvidos no imec, Leuven, Bélgica. Os dados experimentais apresentados foram obtidos no Laboratório de Sistemas Integráveis (LSI) da Escola Politécnica da Universidade de São Paulo (EPUSP) e nos laboratórios AMSIMEC do centro de pesquisa imec, Bélgica. No presente trabalho foi levantado o histórico das memórias dinâmicas, assim como as características fundamentais de uma célula de memória dinâmica de um único transistor, tais como tempo de retenção e margem de sensibilidade, que são definidas e posteriormente verificadas para diferentes tipos de transistores. Inicialmente, foram estudados os mecanismos capazes de promover algum tipo de histerese na curva de corrente de fonte-dreno em função da tensão de porta de um transistor SOI em DC. Por meio destas propriedades, muitas vezes vistas como parasitárias, foi possível explorar o comportamento de um único transistor como célula de memória. Em seguida, passou-se às medidas dinâmicas, momento no qual foi necessário desenvolver um arranjo experimental conveniente de forma que fosse possível medir pulsos da ordem de µA com duração da ordem de 10ns. Assim, uma parte desta dissertação é dedicada à descrição dos problemas e soluções encontrados para viabilizar a medida destes rápidos e pequenos sinais. Foram observados dispositivos com tempos de retenção superiores a 100ms e margens de sensibilidades que ultrapassam 100µA. Finalmente, são apresentadas as conclusões encontradas e as possibilidades para estudos futuros. / This masters thesis presents the results obtained throughout the study of a memory cell composed of a single SOI MOSFET transistor. This study is based on the experimental results observed on SOI nMOSFET devices developed at imec, Leuven, Belgium. The experimental data presented was obtained both at the Laboratório de Sistemas Integráveis (LSI) from the Escola Politécnica da USP (EPUSP) and the AMSIMEC laboratories in the imec research center, Belgium. In this work, the history of dynamic memories as well as the fundamental characteristics of a single transistor dynamic memory cell, such as retention time and sense margin, which are defined and later verified for different transistors, have been analysed. Initially, the mechanisms capable of leading to some sort of hysteresis on the drain-source current as a function of the gate voltage on a SOI transistor operating in DC were studied. Through these properties many times regarded as parasitic it was possible to explore the behavior of a single SOI transistor operating as a memory cell. Afterwards, this work analyzes dynamic measurements, for which it has been necessary to develop an appropriate experimental setup capable of measuring pulses of some µA and lasting approximately 10ns. Therefore, part of this thesis is reserved for the description of the problems and solutions found in order to enable the measurement of these fast and small signals. Devices with retention times larger than 100ms and sense margins surpassing 100µA were measured. Finally, conclusions and possible future studies are presented.

Este trabalho apresenta o estudo do efeito de Auto-Aquecimento (Self-Heating SH) em transistores Silicon-On-Insulator (SOI) com estrutura de canal gradual (GC SOI MOSFET). São apresentadas as características da tecnologia SOI e em especial as características do transistor GC-SOI MOSFET. Foi realizada uma análise do SH usando uma comparação de dispositivos SOI convencionais com GC SOI nMOSFET. Esta análise compara dispositivos com o mesmo comprimento de máscara do canal e dispositivos com o mesmo comprimento efetivo de canal. Simulações numéricas bidimensionais foram efetuadas nas duas análises considerando o aquecimento da rede cristalina. Os modelos e a constante térmica usados nestas simulações também foram apresentados. É demonstrado que os dispositivos GC com o mesmo comprimento de máscara do canal apresentam uma ocorrência similar de SH independentemente do comprimento da região menos dopada apesar de uma maior corrente de dreno. Por outro lado, para mesmo comprimento efetivo de canal o SH é menos pronunciado em transistores GC uma vez que o comprimento de máscara do canal é aumentado para compensar a diferença de corrente. Esta análise é realizada também variando-se a temperatura de 200K a 400K e resultados análogos foram observados apesar do efeito ser mais intenso em baixas temperaturas. / This work presents the study of Self-Heating (SH) effect in Graded-Channel Silicon-On-Insulator (GC SOI) nMOSFETs. The SOI technology characteristics are described with special attention to the GC SOI nMOSFET characteristics. A Self-Heating (SH) analysis was performed using conventional Silicon-On-Insulator (SOI) in comparison to Graded-Channel (GC) SOI nMOSFETs devices. The analysis was performed comparing devices with the same mask channel length and with the same effective channel length. Two-dimensional numerical simulations were performed considering the lattice heating in both cases. The models and the thermal conductive constant used in these simulations are also presented. It has been demonstrated that conventional and GC devices with the same mask channel length present similar occurrence of SH independently of the length of lightly doped region despite the larger drain current. On the other hand, for similar effective channel lengths, the SH is less pronounced in GC transistors as the mask channel length has to be increased in order to compensate the current difference. This analysis is also carried through varying it temperature of 200K to 400K and analogous results had been observed despite the effect being more intense in low temperatures.

Neste trabalho é apresentado um estudo do ponto ZTC (Zero Temperature Coefficient) em dispositivos SOI MOSFETs, funcionando em modo parcialmente (PD-SOI) e totalmente (FD-SOI) depletados. O estudo é realizado a partir de um modelo analítico simples, proposto para determinação da tensão de polarização da porta do transistor no ponto ZTC (VZTC), através dos modelos de primeira ordem das características da corrente de dreno (IDS) em função da tensão aplicada a porta (VGF) do transistor, considerando as regiões de operação linear e de saturação. Para a validação do modelo, os resultados obtidos são confrontados com dados experimentais, e foi obtido um bom ajuste dos valores, apesar das simplificações adotadas para o modelo proposto. Foi realizada uma análise para estudar o impacto no valor de VZTC com a variação no valor de parâmetros de referência, como a concentração de portadores (Naf) e a espessura do óxido de porta (toxf). O erro máximo observado em VZTC, impondo a variação nos parâmetros Naf e toxf, para os dispositivos PD é de 3,1% e 4,6% na região linear, respectivamente; e 3,5% e 7,2% na região de saturação, respectivamente. Para os dispositivos FD o erro máximo observado, devido a variação nos parâmetros Naf e toxf, foi de 11% e 10% operando no regime linear, respectivamente e 5,3% e 8,4% no regime de saturação, respectivamente. Através do modelo proposto foi realizado o estudo da estabilidade do ponto ZTC em função da variação da degradação da mobilidade com a temperatura (fator c), comprimento de canal (L) e a tensão de dreno (VDS) para os dispositivos supracitados. A analise da influência do fator c em VZTC mostrou-se mais importante nos dispositivos parcialmente depletados (PD). A tensão VZTC, para os dispositivos nMOS, apresentou um menor valor operando na região de saturação, e torna-se mais pronunciada essa diferença para dispositivos com menor comprimento de canal, para ambos os tipos de dispositivos. Observando a variação de VZTC com VDS, nota-se uma diminuição no valor de VZTC para altos valores de VDS, para os dois tipos de dispositivos estudados, n e pMOS. Os resultados do modelo proposto foram avaliados com dados experimentais de outras tecnologias SOI MOSFET. Também foi obtido um bom ajuste com os valores para as tecnologias GC-SOI e GC-GAA SOI, operando em regime linear e saturação. / This paper presents a study of ZTC point (\"Zero Temperature Coefficient) in SOI MOSFETs devices, partially (PD-SOI) and fully (FD-SOI) depleted mode. The study is performed from a simple analytical model proposed for the determination of the gate bias voltage at ZTC point (VZTC) using the first-order models of the drain current (IDS) characteristics as a function of the gate voltage (VGF), operating in the linear and saturation regimes. To validate the model proposed results were compared with experimental data, and the analytical predictions are in very close agreement with experimental results in spite of the simplification used for the VZTC model proposed. Analysis was performed to study the impact on the VZTC value with the change in the parameters used as reference, such as Naf and toxf. The maximum error observed for the PD devices is 3.1% and 4.6% in the linear region and 3.5% and 7.2% in the saturation region, respectively. For FD devices the maximum error observed was 11% and 10% operating in the linear and 5.3% and 8.4% in the saturation regime. In order to verify the stability of the ZTC point as a function of the mobility degradation (c), channel length (L) and drain voltage (VDS), the proposed model was applied to the devices mentioned above. The VZTC changes in the temperature range investigated showed a temperature mobility degradation dependence and are more pronounced in PD devices. The VZTC voltage for nMOS devices presented a lower value operating in the saturation region than in the linear region, and this difference becomes more pronounced to devices with smaller channel length for both devices, n and pMOS. Analyzing the VZTC variation with drain voltage (VDS), showed a decrease in VZTC value for higher VDS, for both studied devices. The model proposed results were evaluated using experimental data from other SOI MOSFET technologies. And also we have obtained for the GC SOI and GC-GAA-SOI technologies a very close agreement, operating in both regions, linear and saturation.

Este trabalho tem como objetivo investigar o comportamento de transistores SOI de porta tripla com óxido de porta de alta constante dielétrica e eletrodo de porta de metal. Inicialmente estudou-se a aplicação dos métodos de extração de parâmetros através de curvas da capacitância, previamente desenvolvidos para estruturas SOI planares, em dispositivos de porta tripla com óxido de porta de háfnio (HfO2) e porta de metal com nitreto de titânio (TiN). Foram utilizados dispositivos com grandes dimensões, onde a influência das portas laterais pode ser desprezada, apresentando desta forma, um comportamento similar aos dispositivos com geometria planar. Simulações numéricas tridimensionais seguidas de medidas experimentais validam a utilização desses métodos em estruturas de múltiplas portas com grande largura de canal. A capacitância também foi utilizada para se analisar a influência que o efeito de canto exerce sobre estas estruturas de múltiplas portas. Na seqüência, foi investigado o impacto que a variação da espessura da porta de metal TiN causa nas características elétricas dos transistores SOI de porta tripla com óxido de porta de silicato de óxido de háfnio (HfSiO). Parâmetros como tensão de limiar, função de trabalho, mobilidade, cargas de interface assim como as características analógicas foram analisadas. Os resultados indicaram que camadas de TiN mais finas são mais atrativas, apresentando menor tensão de limiar e armadilhas de interface, assim como um aumento na mobilidade e no ganho intrínseco do transistor. Contudo uma maior corrente de fuga pelo óxido de porta é vista nestes dispositivos. Juntamente com esta análise, o comportamento de transistores de porta tripla com dielétrico de porta de silicato de óxido de háfnio nitretado (HfSiON) também foi estudado, onde observou-se um maior impacto nas cargas de interface para o óxido de háfnio nitretado. Contudo, o mesmo é capaz de reduzir a difusão de impurezas até o óxido de silício (SiO2) interfacial com o canal de silício. Finalmente transistores de porta tripla com diferentes composições de estrutura de porta foram estudados experimentalmente, onde uma camada de óxido de disprósio (Dy2O3) foi depositada entre o silicato de óxido de háfnio (HfSiO) e a porta de metal TiN. Observou-se uma redução na tensão de limiar nos dispositivos com o óxido de disprósio assim como uma variação na tensão de faixa plana. Em resumo, quando a camada de óxido de disprósio foi depositada dentro da porta de metal TiN, uma melhor interface foi obtida, assim como uma maior espessura de óxido efetivo, indicando desta forma uma menor corrente de fuga. / The main goal of this work is to investigate the behavior of SOI triple gate transistors with high dielectric constant gate oxide and metal gate material. Initially it was studied the application of process parameters extraction methods through capacitance curves, developed previously for planar SOI structures, in the triple-gate devices with hafnium gate oxide (HfO2) and metal gate of titanium nitride (TiN). Devices with larger dimensions were used, where the lateral gate influence can be neglected, presenting a planar behavior. Three-dimensional numerical simulations followed by experimental measurements validated the methods used in multiple-gate structures with wide channel width. The capacitance was also used in order to analyze the corner effect influence under these structures. In sequence, it was investigated the impact that the metal gate TiN thickness variation cause on the electric characteristics on the SOI triple gate transistors with silicate of hafnium oxide (HfSiO) as gate oxide. Beyond threshold voltage, work function, mobility, interface trap density and analog characteristics were analyzed. The results showed that thinner TiN are highly attractive, showing a reduction on the threshold voltage and trap density, an improved mobility and of the intrinsic gain of the transistor. However, an increase on the leakage current is observed in these devices. Together with this analyzes the behavior of triple gate transistors with gate dielectric of silicate of hafnium oxide nitrated (HfSiON) was also studied, where for the HfSiON a higher interface trap density impact was observed. Nevertheless it is efficient on the reduction impurity diffusion to cross until the silicon oxide (SiO2) that interfaces with the silicon channel. Finally, triple gate transistors with different gate stacks were experimentally studied, where a dysprosium oxide layer (Dy2O3) was deposited between the silicate of hafnium oxide (HfSiO) and the TiN metal gate. We observed a reduction in the threshold voltage of theses devices with dysprosium oxide as well as a variation of flatband voltage. In summary, when the dysprosium oxide layer was deposited inside the TiN metal gate, a better interface was obtained, as well as a higher effective oxide thickness, resulting in a lower leakage current.

Este trabalho apresenta o estudo do comportamento da mobilidade de portadores em transistores SOI nMOS e pMOS avançados planares e de porta tripla através de simulações tridimensionais e resultados experimentais. Devido à sua estrutura física, os transistores de porta tripla apresentam duas mobilidades, uma referente ao canal de condução na porta superior (orientação cristalográfica ) e uma referente ao canal de condução das portas laterais (orientação cristalográfica ). Inicialmente foi feito um estudo comparativo dos métodos de extração da mobilidade através de simulações numéricas tridimensionais dos dispositivos de porta tripla, tendo como objetivo analisar o comportamento dos diferentes métodos de extração da mobilidade efetiva de portadores e separação das mobilidades da porta superior e laterais, para fazer a escolha dos métodos mais adequados para aplicação nos resultados experimentais. De modo geral todos os métodos estudados sofrem maior influência com a redução do comprimento de canal devido aos efeitos da resistência série e de canal curto. Dentre os métodos estudados o que apresenta maior influência com a redução do comprimento de canal é o por gm,máx que apresentou maiores erros. E o método por Y-function apresentou o melhor comportamento com a redução do comprimento de canal, seguido pelo método Split C-V. Para os dispositivos com comprimento de canal acima de 0,5micro metros o maior erro encontrado foi de 13% para os métodos McLarty e Y-function. Neste caso os métodos por gm,máx e Split C-V apresentaram melhores resultados. Com relação à largura de canal os métodos por gm,máx e Split C-V tiveram os melhores resultados com a utilização de dispositivos de porta tripla. Foi observado que para dispositivos com Wfin maior que 0,7 micro metros os maiores erros encontrados foram de 11,2 % para o método Y-function e 10% para o método por gm,máx. No entanto, para dispositivos com Wfin menores que 0,7 micro metros os métodos Y-function e McLarty apresentaram os piores resultados chegando a quase 50% de erro para o dispositivo mais estreito (Wfin = 50nm). Quanto aos métodos de separação das mobilidades todos os métodos estudados apresentaram bons resultados e se mostraram eficientes mostrando um erro máximo de 11,3%. O que os diferencia é o grau de dificuldade de aplicação. Posteriormente foram realizadas medidas experimentais a fim de possibilitar o entendimento dos fenômenos físicos relacionados à mobilidade de portadores. Primeiramente foram analisados os dispositivos de porta tripla em temperatura ambiente e em baixa temperatura para dispositivos nMOS e pMOS. O estudo foi feito em dispositivos com diferentes comprimentos e larguras de canal a fim de analisar os efeitos das dimensões nesta tecnologia. Em seguida são apresentados os resultados para dispositivos SOI avançados planares em temperatura ambiente com variação da largura de canal e com aplicação de tensão no substrato, com objetivo de analisar o comportamento da mobilidade na primeira interface (óxido de porta/canal) e na segunda interface (óxido enterrado/canal). Esse estudo foi realizado com a aplicação de dois diferentes métodos de extração da mobilidade. Por fim foi feito um estudo de um novo método para extração da mobilidade de portadores chamado de magnetoresistência que consiste na aplicação de um campo magnético perpendicular ao fluxo de corrente do transistor. O uso do campo magnético altera a resistividade do canal, de onde é possível extrair a mobilidade. Foram apresentados os resultados com a utilização deste método para os dispositivos de porta tripla tipo nMOS com variação do comprimento de canal (90 a 910 nm) e da temperatura (200K a 77K). / This work presents a study of the carrier mobility behavior in planar and triple gate advanced SOI nMOS and pMOS transistors through three-dimensional simulations and experimental results. Due to its physical structure, the triple gate transistors presents two mobilities, one referring to the conduction channel on the top gate (crystallographic orientation ) and one referring to the conduction channel on the lateral gates (crystallographic orientation ). Initially, a comparative study of the mobility extraction methods through three-dimensional numerical simulations of the triple gate devices was made, with the purpose to analyze the behavior of different effective carrier mobility and separation of top and lateral gates mobilities extraction methods, to make the choice of the suitable methods for application in the experimental results. From a general way, all the studied methods suffer higher influence with channel length reduction due to short channel and the series resistance effects. Among the studied methods, the method by gm,max presents the higher influence with the channel length reduction that shows the bigger errors. The Y-function method presents the best behavior with the channel length reduction, followed by Split C-V method. For the devices with channel length above 0.5 mirco meters the highest error founded was 13% for McLarty and Y-function methods. In this case the gm,max and Split C-V methods presented the better results. With regard to the channel width the Split C-V and gm,max methods presented the better results with the use of triple gate devices. It was observed that for devices with Wfin higher than 0.7 mirco meters the highest errors founded were 11.2% for the Y-function method and 10% for gm,max method. Nevertheless, for devices with Wfin smaller than 0.7 micro meters the Yfunction and McLarty methods presented the worst results arriving almost 50% of error for the narrowest device (Wfin = 50nm). With regard to mobilities separation methods all the studied methods presented good results and had shown efficient showing a maximum error of 11.3%. The difference between them is the application difficulty level. After that, experimental measures were made in order to make possible the understanding of physical phenomena related to carrier mobility. Firstly, it was analyzed the triple gate devices at room and low temperatures for nMOS and pMOS devices. The study was done in devices with different channel lengths and widths in order to analyze the dimensions effects in this technology. After that it was present the results for planar advanced SOI devices at room temperature with variation of channel width and with the application of back gate voltage, with the purpose to analyze the behavior of the mobility in the first interface (gate oxide/channel) and second interface (buried oxide/channel). This study was done with the application of two different mobility extraction methods. Finally a study of a new mobility extraction method called magnetoresistance was made; this method consists in a perpendicular magnetic field application to transistor current flow. The uses of magnetic field change the channel resistivity, where it is possible to extract the mobility. It was presented results with the use of this method for triple gate nMOS devices with variation of channel length (90 a 910 nm) and temperature (200K to 77K).

Este trabalho tem como objetivo investigar o comportamento de transistores SOI de porta tripla com óxido de porta de alta constante dielétrica e eletrodo de porta de metal. Inicialmente estudou-se a aplicação dos métodos de extração de parâmetros através de curvas da capacitância, previamente desenvolvidos para estruturas SOI planares, em dispositivos de porta tripla com óxido de porta de háfnio (HfO2) e porta de metal com nitreto de titânio (TiN). Foram utilizados dispositivos com grandes dimensões, onde a influência das portas laterais pode ser desprezada, apresentando desta forma, um comportamento similar aos dispositivos com geometria planar. Simulações numéricas tridimensionais seguidas de medidas experimentais validam a utilização desses métodos em estruturas de múltiplas portas com grande largura de canal. A capacitância também foi utilizada para se analisar a influência que o efeito de canto exerce sobre estas estruturas de múltiplas portas. Na seqüência, foi investigado o impacto que a variação da espessura da porta de metal TiN causa nas características elétricas dos transistores SOI de porta tripla com óxido de porta de silicato de óxido de háfnio (HfSiO). Parâmetros como tensão de limiar, função de trabalho, mobilidade, cargas de interface assim como as características analógicas foram analisadas. Os resultados indicaram que camadas de TiN mais finas são mais atrativas, apresentando menor tensão de limiar e armadilhas de interface, assim como um aumento na mobilidade e no ganho intrínseco do transistor. Contudo uma maior corrente de fuga pelo óxido de porta é vista nestes dispositivos. Juntamente com esta análise, o comportamento de transistores de porta tripla com dielétrico de porta de silicato de óxido de háfnio nitretado (HfSiON) também foi estudado, onde observou-se um maior impacto nas cargas de interface para o óxido de háfnio nitretado. Contudo, o mesmo é capaz de reduzir a difusão de impurezas até o óxido de silício (SiO2) interfacial com o canal de silício. Finalmente transistores de porta tripla com diferentes composições de estrutura de porta foram estudados experimentalmente, onde uma camada de óxido de disprósio (Dy2O3) foi depositada entre o silicato de óxido de háfnio (HfSiO) e a porta de metal TiN. Observou-se uma redução na tensão de limiar nos dispositivos com o óxido de disprósio assim como uma variação na tensão de faixa plana. Em resumo, quando a camada de óxido de disprósio foi depositada dentro da porta de metal TiN, uma melhor interface foi obtida, assim como uma maior espessura de óxido efetivo, indicando desta forma uma menor corrente de fuga. / The main goal of this work is to investigate the behavior of SOI triple gate transistors with high dielectric constant gate oxide and metal gate material. Initially it was studied the application of process parameters extraction methods through capacitance curves, developed previously for planar SOI structures, in the triple-gate devices with hafnium gate oxide (HfO2) and metal gate of titanium nitride (TiN). Devices with larger dimensions were used, where the lateral gate influence can be neglected, presenting a planar behavior. Three-dimensional numerical simulations followed by experimental measurements validated the methods used in multiple-gate structures with wide channel width. The capacitance was also used in order to analyze the corner effect influence under these structures. In sequence, it was investigated the impact that the metal gate TiN thickness variation cause on the electric characteristics on the SOI triple gate transistors with silicate of hafnium oxide (HfSiO) as gate oxide. Beyond threshold voltage, work function, mobility, interface trap density and analog characteristics were analyzed. The results showed that thinner TiN are highly attractive, showing a reduction on the threshold voltage and trap density, an improved mobility and of the intrinsic gain of the transistor. However, an increase on the leakage current is observed in these devices. Together with this analyzes the behavior of triple gate transistors with gate dielectric of silicate of hafnium oxide nitrated (HfSiON) was also studied, where for the HfSiON a higher interface trap density impact was observed. Nevertheless it is efficient on the reduction impurity diffusion to cross until the silicon oxide (SiO2) that interfaces with the silicon channel. Finally, triple gate transistors with different gate stacks were experimentally studied, where a dysprosium oxide layer (Dy2O3) was deposited between the silicate of hafnium oxide (HfSiO) and the TiN metal gate. We observed a reduction in the threshold voltage of theses devices with dysprosium oxide as well as a variation of flatband voltage. In summary, when the dysprosium oxide layer was deposited inside the TiN metal gate, a better interface was obtained, as well as a higher effective oxide thickness, resulting in a lower leakage current.

Este trabalho apresenta o estudo do comportamento da mobilidade de portadores em transistores SOI nMOS e pMOS avançados planares e de porta tripla através de simulações tridimensionais e resultados experimentais. Devido à sua estrutura física, os transistores de porta tripla apresentam duas mobilidades, uma referente ao canal de condução na porta superior (orientação cristalográfica ) e uma referente ao canal de condução das portas laterais (orientação cristalográfica ). Inicialmente foi feito um estudo comparativo dos métodos de extração da mobilidade através de simulações numéricas tridimensionais dos dispositivos de porta tripla, tendo como objetivo analisar o comportamento dos diferentes métodos de extração da mobilidade efetiva de portadores e separação das mobilidades da porta superior e laterais, para fazer a escolha dos métodos mais adequados para aplicação nos resultados experimentais. De modo geral todos os métodos estudados sofrem maior influência com a redução do comprimento de canal devido aos efeitos da resistência série e de canal curto. Dentre os métodos estudados o que apresenta maior influência com a redução do comprimento de canal é o por gm,máx que apresentou maiores erros. E o método por Y-function apresentou o melhor comportamento com a redução do comprimento de canal, seguido pelo método Split C-V. Para os dispositivos com comprimento de canal acima de 0,5micro metros o maior erro encontrado foi de 13% para os métodos McLarty e Y-function. Neste caso os métodos por gm,máx e Split C-V apresentaram melhores resultados. Com relação à largura de canal os métodos por gm,máx e Split C-V tiveram os melhores resultados com a utilização de dispositivos de porta tripla. Foi observado que para dispositivos com Wfin maior que 0,7 micro metros os maiores erros encontrados foram de 11,2 % para o método Y-function e 10% para o método por gm,máx. No entanto, para dispositivos com Wfin menores que 0,7 micro metros os métodos Y-function e McLarty apresentaram os piores resultados chegando a quase 50% de erro para o dispositivo mais estreito (Wfin = 50nm). Quanto aos métodos de separação das mobilidades todos os métodos estudados apresentaram bons resultados e se mostraram eficientes mostrando um erro máximo de 11,3%. O que os diferencia é o grau de dificuldade de aplicação. Posteriormente foram realizadas medidas experimentais a fim de possibilitar o entendimento dos fenômenos físicos relacionados à mobilidade de portadores. Primeiramente foram analisados os dispositivos de porta tripla em temperatura ambiente e em baixa temperatura para dispositivos nMOS e pMOS. O estudo foi feito em dispositivos com diferentes comprimentos e larguras de canal a fim de analisar os efeitos das dimensões nesta tecnologia. Em seguida são apresentados os resultados para dispositivos SOI avançados planares em temperatura ambiente com variação da largura de canal e com aplicação de tensão no substrato, com objetivo de analisar o comportamento da mobilidade na primeira interface (óxido de porta/canal) e na segunda interface (óxido enterrado/canal). Esse estudo foi realizado com a aplicação de dois diferentes métodos de extração da mobilidade. Por fim foi feito um estudo de um novo método para extração da mobilidade de portadores chamado de magnetoresistência que consiste na aplicação de um campo magnético perpendicular ao fluxo de corrente do transistor. O uso do campo magnético altera a resistividade do canal, de onde é possível extrair a mobilidade. Foram apresentados os resultados com a utilização deste método para os dispositivos de porta tripla tipo nMOS com variação do comprimento de canal (90 a 910 nm) e da temperatura (200K a 77K). / This work presents a study of the carrier mobility behavior in planar and triple gate advanced SOI nMOS and pMOS transistors through three-dimensional simulations and experimental results. Due to its physical structure, the triple gate transistors presents two mobilities, one referring to the conduction channel on the top gate (crystallographic orientation ) and one referring to the conduction channel on the lateral gates (crystallographic orientation ). Initially, a comparative study of the mobility extraction methods through three-dimensional numerical simulations of the triple gate devices was made, with the purpose to analyze the behavior of different effective carrier mobility and separation of top and lateral gates mobilities extraction methods, to make the choice of the suitable methods for application in the experimental results. From a general way, all the studied methods suffer higher influence with channel length reduction due to short channel and the series resistance effects. Among the studied methods, the method by gm,max presents the higher influence with the channel length reduction that shows the bigger errors. The Y-function method presents the best behavior with the channel length reduction, followed by Split C-V method. For the devices with channel length above 0.5 mirco meters the highest error founded was 13% for McLarty and Y-function methods. In this case the gm,max and Split C-V methods presented the better results. With regard to the channel width the Split C-V and gm,max methods presented the better results with the use of triple gate devices. It was observed that for devices with Wfin higher than 0.7 mirco meters the highest errors founded were 11.2% for the Y-function method and 10% for gm,max method. Nevertheless, for devices with Wfin smaller than 0.7 micro meters the Yfunction and McLarty methods presented the worst results arriving almost 50% of error for the narrowest device (Wfin = 50nm). With regard to mobilities separation methods all the studied methods presented good results and had shown efficient showing a maximum error of 11.3%. The difference between them is the application difficulty level. After that, experimental measures were made in order to make possible the understanding of physical phenomena related to carrier mobility. Firstly, it was analyzed the triple gate devices at room and low temperatures for nMOS and pMOS devices. The study was done in devices with different channel lengths and widths in order to analyze the dimensions effects in this technology. After that it was present the results for planar advanced SOI devices at room temperature with variation of channel width and with the application of back gate voltage, with the purpose to analyze the behavior of the mobility in the first interface (gate oxide/channel) and second interface (buried oxide/channel). This study was done with the application of two different mobility extraction methods. Finally a study of a new mobility extraction method called magnetoresistance was made; this method consists in a perpendicular magnetic field application to transistor current flow. The uses of magnetic field change the channel resistivity, where it is possible to extract the mobility. It was presented results with the use of this method for triple gate nMOS devices with variation of channel length (90 a 910 nm) and temperature (200K to 77K).