Esta dissertação apresenta os resultados obtidos no estudo do funcionamento dinâmico de uma célula de memória composta por um único transistor SOI MOSFET. Este estudo é baseado nos resultados experimentais observados em dispositivos nMOSFET em tecnologia SOI desenvolvidos no imec, Leuven, Bélgica. Os dados experimentais apresentados foram obtidos no Laboratório de Sistemas Integráveis (LSI) da Escola Politécnica da Universidade de São Paulo (EPUSP) e nos laboratórios AMSIMEC do centro de pesquisa imec, Bélgica. No presente trabalho foi levantado o histórico das memórias dinâmicas, assim como as características fundamentais de uma célula de memória dinâmica de um único transistor, tais como tempo de retenção e margem de sensibilidade, que são definidas e posteriormente verificadas para diferentes tipos de transistores. Inicialmente, foram estudados os mecanismos capazes de promover algum tipo de histerese na curva de corrente de fonte-dreno em função da tensão de porta de um transistor SOI em DC. Por meio destas propriedades, muitas vezes vistas como parasitárias, foi possível explorar o comportamento de um único transistor como célula de memória. Em seguida, passou-se às medidas dinâmicas, momento no qual foi necessário desenvolver um arranjo experimental conveniente de forma que fosse possível medir pulsos da ordem de µA com duração da ordem de 10ns. Assim, uma parte desta dissertação é dedicada à descrição dos problemas e soluções encontrados para viabilizar a medida destes rápidos e pequenos sinais. Foram observados dispositivos com tempos de retenção superiores a 100ms e margens de sensibilidades que ultrapassam 100µA. Finalmente, são apresentadas as conclusões encontradas e as possibilidades para estudos futuros. / This masters thesis presents the results obtained throughout the study of a memory cell composed of a single SOI MOSFET transistor. This study is based on the experimental results observed on SOI nMOSFET devices developed at imec, Leuven, Belgium. The experimental data presented was obtained both at the Laboratório de Sistemas Integráveis (LSI) from the Escola Politécnica da USP (EPUSP) and the AMSIMEC laboratories in the imec research center, Belgium. In this work, the history of dynamic memories as well as the fundamental characteristics of a single transistor dynamic memory cell, such as retention time and sense margin, which are defined and later verified for different transistors, have been analysed. Initially, the mechanisms capable of leading to some sort of hysteresis on the drain-source current as a function of the gate voltage on a SOI transistor operating in DC were studied. Through these properties many times regarded as parasitic it was possible to explore the behavior of a single SOI transistor operating as a memory cell. Afterwards, this work analyzes dynamic measurements, for which it has been necessary to develop an appropriate experimental setup capable of measuring pulses of some µA and lasting approximately 10ns. Therefore, part of this thesis is reserved for the description of the problems and solutions found in order to enable the measurement of these fast and small signals. Devices with retention times larger than 100ms and sense margins surpassing 100µA were measured. Finally, conclusions and possible future studies are presented.

Esta dissertação apresenta os resultados obtidos no estudo do funcionamento dinâmico de uma célula de memória composta por um único transistor SOI MOSFET. Este estudo é baseado nos resultados experimentais observados em dispositivos nMOSFET em tecnologia SOI desenvolvidos no imec, Leuven, Bélgica. Os dados experimentais apresentados foram obtidos no Laboratório de Sistemas Integráveis (LSI) da Escola Politécnica da Universidade de São Paulo (EPUSP) e nos laboratórios AMSIMEC do centro de pesquisa imec, Bélgica. No presente trabalho foi levantado o histórico das memórias dinâmicas, assim como as características fundamentais de uma célula de memória dinâmica de um único transistor, tais como tempo de retenção e margem de sensibilidade, que são definidas e posteriormente verificadas para diferentes tipos de transistores. Inicialmente, foram estudados os mecanismos capazes de promover algum tipo de histerese na curva de corrente de fonte-dreno em função da tensão de porta de um transistor SOI em DC. Por meio destas propriedades, muitas vezes vistas como parasitárias, foi possível explorar o comportamento de um único transistor como célula de memória. Em seguida, passou-se às medidas dinâmicas, momento no qual foi necessário desenvolver um arranjo experimental conveniente de forma que fosse possível medir pulsos da ordem de µA com duração da ordem de 10ns. Assim, uma parte desta dissertação é dedicada à descrição dos problemas e soluções encontrados para viabilizar a medida destes rápidos e pequenos sinais. Foram observados dispositivos com tempos de retenção superiores a 100ms e margens de sensibilidades que ultrapassam 100µA. Finalmente, são apresentadas as conclusões encontradas e as possibilidades para estudos futuros. / This masters thesis presents the results obtained throughout the study of a memory cell composed of a single SOI MOSFET transistor. This study is based on the experimental results observed on SOI nMOSFET devices developed at imec, Leuven, Belgium. The experimental data presented was obtained both at the Laboratório de Sistemas Integráveis (LSI) from the Escola Politécnica da USP (EPUSP) and the AMSIMEC laboratories in the imec research center, Belgium. In this work, the history of dynamic memories as well as the fundamental characteristics of a single transistor dynamic memory cell, such as retention time and sense margin, which are defined and later verified for different transistors, have been analysed. Initially, the mechanisms capable of leading to some sort of hysteresis on the drain-source current as a function of the gate voltage on a SOI transistor operating in DC were studied. Through these properties many times regarded as parasitic it was possible to explore the behavior of a single SOI transistor operating as a memory cell. Afterwards, this work analyzes dynamic measurements, for which it has been necessary to develop an appropriate experimental setup capable of measuring pulses of some µA and lasting approximately 10ns. Therefore, part of this thesis is reserved for the description of the problems and solutions found in order to enable the measurement of these fast and small signals. Devices with retention times larger than 100ms and sense margins surpassing 100µA were measured. Finally, conclusions and possible future studies are presented.

O objetivo principal deste trabalho é o estudo de transistores UTBOX SOI não auto-alinhados operando como célula de memória de apenas um transistor aproveitando-se do efeito de corpo flutuante (1T-FBRAM single Transistor Floating Body Random Access Memory). A caracterização elétrica dos dispositivos se deu a partir de medidas experimentais estáticas e dinâmicas e ainda, simulações numéricas bidimensionais foram implementadas para confirmar os resultados obtidos. Diferentes métodos de escrita e leitura do dado 1 que também são chamados de métodos de programação do dado 1 são encontrados na literatura, mas com intuito de se melhorar os parâmetros dinâmicos das memórias como o tempo de retenção e a margem de sensibilidade e ainda, permitir um maior escalamento dos dispositivos totalmente depletados, o método de programação utilizado neste trabalho será o BJT (Bipolar Junction Transistor). Uma das maiores preocupações para a aplicação de células 1T-DRAMs nas gerações tecnológicas futuras é o tempo de retenção que diminui juntamente com a redução do comprimento de canal do transistor. Com o intuito de solucionar este problema ou ao menos retardá-lo, é apresentando pela primeira vez um estudo sobre a dependência do tempo de retenção e da margem de sensibilidade em função do comprimento de canal, onde se observou que esses parâmetros dinâmicos podem ser otimizados através da polarização do substrato e mantidos constantes para comprimentos de canal maiores que 50 no caso dos dispositivos não auto-alinhados e 80 nos dispositivos de referência. Entretanto, observou-se também que existe um comprimento de canal mínimo que é dependente do tipo de junção (30 no caso dos dispositivos não auto-alinhados e 50 nos dispositivos de referência) de modo que para comprimentos de canal abaixo desses valores críticos não há mais espaço para otimização dos parâmetros, degradando assim o desempenho da célula de memória. O mecanismo de degradação dos parâmetros dinâmicos de memória foi identificado e atribuído à amplificação da corrente de GIDL (Gate Induced Drain Leakage) pelo transistor bipolar parasitário de base estreita durante a leitura e o tempo de repouso do dado 0. A presença desse efeito foi confirmada através de simulações numéricas bidimensionais dos transistores quando uma alta taxa de geração de portadores surgiu bem próxima das junções de fonte e dreno somente quando o modelo de tunelamento banda-a-banda (bbt.kane) foi considerado. Comparando o comportamento dos dispositivos não auto-alinhados com os dispositivos de referência tanto nos principais parâmetros elétricos (tensão de limiar, inclinação de sublimiar, ganho intrínseco de tensão) como em aplicações de memória (tempo de retenção, margem de sensibilidade, janela de leitura), constatou-se que a estrutura não auto-alinhada apresenta melhor desempenho, uma vez que alcança maior velocidade de chaveamento devido a menor inclinação de sublimiar; menor influência das linhas de campo elétrico nas cargas do canal, menor variação da tensão de limiar, até mesmo com a variação da temperatura. Além disso, constatou-se que os dispositivos não auto-alinhados são mais escaláveis do que os dispositivos de referência, pois são menos susceptíveis à corrente de GIDL, apresentando menor campo elétrico e taxa de geração próximos das junções de fonte e dreno que os dispositivos de referência, alcançando então um tempo de retenção de aproximadamente 6 e margem de sensibilidade de aproximadamente 71 A/m. Segundo as especificações da International Technology Roadmap for Semicondutor de 2011, o valor do tempo de retenção para as memórias DRAM convencionais existentes no mercado de semicondutores é de aproximadamente 64. Com o intuito de aumentar o tempo de retenção das 1T-DRAMs a valores próximos à 64 recomenda-se então o uso da tecnologia não auto-alinhada e também a substituição do silício por materiais com maior banda proibida (band-gap), como exemplo o arseneto de gálio e o silício-carbono, dificultando assim o tunelamento dos elétrons e, consequentemente, diminuindo o GIDL. / The main topic of this work is the study of extensionless UTBOX SOI transistors, also called underlapped devices, applied as a single transistor floating body RAM (1T-FBRAM single transistor floating body access memory). The electrical characterization of the devices was performed through static and dynamic experimental data and two dimensional simulations were implemented to confirm the obtained results. In the literature, different methods to write and read the data 1 can be found but in order to improve the dynamic parameters of the memories, as retention time and sense margin and still allows the scaling of fully depleted devices, the BJT (Bipolar Junction Transistor) method is used in this work. One of the biggest issues to meet the specifications for future generations of 1T-DRAM cells is the retention time that scales together with the channel length. In order to overcome this issue or at least slow it down, in this work, we present for the first time, a study about the retention time and sense margin dependence of the channel length where it was possible to observe that these dynamic parameters can be optimized through the back gate bias and kept constant for channel lengths higher than 50 nm for extensionless devices and 80 nm for standard ones. However, it was also observed that there is a minimal channel length which depends of the source/drain junctions, i.e. 30 nm for extensionless and 50 nm for standard devices in the sense that for shorter channel lengths than these ones, there is no room for optimization degrading the performance of the memory cell. The mechanism behind the dynamic parameters degradation was identified and attributed to the GIDL current amplification by the lateral bipolar transistor with narrow base. Simulations confirmed this effect where higher generation rates near the junctions were presented only when the band-toband- tunneling adjustment was considered (bbt.kane model). Comparing the performance of standard and extensionless devices in both digital and analog electrical parameters and also in memory applications, it was found that extensionless devices present better performance since they reach faster switching which means lower subthreshold slope; less influence of the electrical field in the channel charges; less variation of the threshold voltage even increasing the temperature. Furthermore, it was seen that the gate length can be further scaled using underlap junctions since these devices are less susceptible to the GIDL current, presenting less electric field and generation rate near the source/drain junctions and reach a retention time of around 4 ms and sense margin of 71A/m. According to the International Technology Roadmap for Semiconductor of 2011, the retention time for the existing DRAM is around 64 ms. In order to increase the retention time of the 1T-DRAMs to values close to 64 ms it is recommended the use of extensionless devices and also the substitution of silicon by materials with higher band gap, i.e., gallium arsenide and siliconcarbon, which makes difficult the electron tunneling therefore, decreasing the GIDL.

O objetivo principal deste trabalho é o estudo de transistores UTBOX SOI não auto-alinhados operando como célula de memória de apenas um transistor aproveitando-se do efeito de corpo flutuante (1T-FBRAM single Transistor Floating Body Random Access Memory). A caracterização elétrica dos dispositivos se deu a partir de medidas experimentais estáticas e dinâmicas e ainda, simulações numéricas bidimensionais foram implementadas para confirmar os resultados obtidos. Diferentes métodos de escrita e leitura do dado 1 que também são chamados de métodos de programação do dado 1 são encontrados na literatura, mas com intuito de se melhorar os parâmetros dinâmicos das memórias como o tempo de retenção e a margem de sensibilidade e ainda, permitir um maior escalamento dos dispositivos totalmente depletados, o método de programação utilizado neste trabalho será o BJT (Bipolar Junction Transistor). Uma das maiores preocupações para a aplicação de células 1T-DRAMs nas gerações tecnológicas futuras é o tempo de retenção que diminui juntamente com a redução do comprimento de canal do transistor. Com o intuito de solucionar este problema ou ao menos retardá-lo, é apresentando pela primeira vez um estudo sobre a dependência do tempo de retenção e da margem de sensibilidade em função do comprimento de canal, onde se observou que esses parâmetros dinâmicos podem ser otimizados através da polarização do substrato e mantidos constantes para comprimentos de canal maiores que 50 no caso dos dispositivos não auto-alinhados e 80 nos dispositivos de referência. Entretanto, observou-se também que existe um comprimento de canal mínimo que é dependente do tipo de junção (30 no caso dos dispositivos não auto-alinhados e 50 nos dispositivos de referência) de modo que para comprimentos de canal abaixo desses valores críticos não há mais espaço para otimização dos parâmetros, degradando assim o desempenho da célula de memória. O mecanismo de degradação dos parâmetros dinâmicos de memória foi identificado e atribuído à amplificação da corrente de GIDL (Gate Induced Drain Leakage) pelo transistor bipolar parasitário de base estreita durante a leitura e o tempo de repouso do dado 0. A presença desse efeito foi confirmada através de simulações numéricas bidimensionais dos transistores quando uma alta taxa de geração de portadores surgiu bem próxima das junções de fonte e dreno somente quando o modelo de tunelamento banda-a-banda (bbt.kane) foi considerado. Comparando o comportamento dos dispositivos não auto-alinhados com os dispositivos de referência tanto nos principais parâmetros elétricos (tensão de limiar, inclinação de sublimiar, ganho intrínseco de tensão) como em aplicações de memória (tempo de retenção, margem de sensibilidade, janela de leitura), constatou-se que a estrutura não auto-alinhada apresenta melhor desempenho, uma vez que alcança maior velocidade de chaveamento devido a menor inclinação de sublimiar; menor influência das linhas de campo elétrico nas cargas do canal, menor variação da tensão de limiar, até mesmo com a variação da temperatura. Além disso, constatou-se que os dispositivos não auto-alinhados são mais escaláveis do que os dispositivos de referência, pois são menos susceptíveis à corrente de GIDL, apresentando menor campo elétrico e taxa de geração próximos das junções de fonte e dreno que os dispositivos de referência, alcançando então um tempo de retenção de aproximadamente 6 e margem de sensibilidade de aproximadamente 71 A/m. Segundo as especificações da International Technology Roadmap for Semicondutor de 2011, o valor do tempo de retenção para as memórias DRAM convencionais existentes no mercado de semicondutores é de aproximadamente 64. Com o intuito de aumentar o tempo de retenção das 1T-DRAMs a valores próximos à 64 recomenda-se então o uso da tecnologia não auto-alinhada e também a substituição do silício por materiais com maior banda proibida (band-gap), como exemplo o arseneto de gálio e o silício-carbono, dificultando assim o tunelamento dos elétrons e, consequentemente, diminuindo o GIDL. / The main topic of this work is the study of extensionless UTBOX SOI transistors, also called underlapped devices, applied as a single transistor floating body RAM (1T-FBRAM single transistor floating body access memory). The electrical characterization of the devices was performed through static and dynamic experimental data and two dimensional simulations were implemented to confirm the obtained results. In the literature, different methods to write and read the data 1 can be found but in order to improve the dynamic parameters of the memories, as retention time and sense margin and still allows the scaling of fully depleted devices, the BJT (Bipolar Junction Transistor) method is used in this work. One of the biggest issues to meet the specifications for future generations of 1T-DRAM cells is the retention time that scales together with the channel length. In order to overcome this issue or at least slow it down, in this work, we present for the first time, a study about the retention time and sense margin dependence of the channel length where it was possible to observe that these dynamic parameters can be optimized through the back gate bias and kept constant for channel lengths higher than 50 nm for extensionless devices and 80 nm for standard ones. However, it was also observed that there is a minimal channel length which depends of the source/drain junctions, i.e. 30 nm for extensionless and 50 nm for standard devices in the sense that for shorter channel lengths than these ones, there is no room for optimization degrading the performance of the memory cell. The mechanism behind the dynamic parameters degradation was identified and attributed to the GIDL current amplification by the lateral bipolar transistor with narrow base. Simulations confirmed this effect where higher generation rates near the junctions were presented only when the band-toband- tunneling adjustment was considered (bbt.kane model). Comparing the performance of standard and extensionless devices in both digital and analog electrical parameters and also in memory applications, it was found that extensionless devices present better performance since they reach faster switching which means lower subthreshold slope; less influence of the electrical field in the channel charges; less variation of the threshold voltage even increasing the temperature. Furthermore, it was seen that the gate length can be further scaled using underlap junctions since these devices are less susceptible to the GIDL current, presenting less electric field and generation rate near the source/drain junctions and reach a retention time of around 4 ms and sense margin of 71A/m. According to the International Technology Roadmap for Semiconductor of 2011, the retention time for the existing DRAM is around 64 ms. In order to increase the retention time of the 1T-DRAMs to values close to 64 ms it is recommended the use of extensionless devices and also the substitution of silicon by materials with higher band gap, i.e., gallium arsenide and siliconcarbon, which makes difficult the electron tunneling therefore, decreasing the GIDL.