Este trabalho apresenta o estudo do comportamento da mobilidade de portadores em transistores SOI nMOS e pMOS avançados planares e de porta tripla através de simulações tridimensionais e resultados experimentais. Devido à sua estrutura física, os transistores de porta tripla apresentam duas mobilidades, uma referente ao canal de condução na porta superior (orientação cristalográfica ) e uma referente ao canal de condução das portas laterais (orientação cristalográfica ). Inicialmente foi feito um estudo comparativo dos métodos de extração da mobilidade através de simulações numéricas tridimensionais dos dispositivos de porta tripla, tendo como objetivo analisar o comportamento dos diferentes métodos de extração da mobilidade efetiva de portadores e separação das mobilidades da porta superior e laterais, para fazer a escolha dos métodos mais adequados para aplicação nos resultados experimentais. De modo geral todos os métodos estudados sofrem maior influência com a redução do comprimento de canal devido aos efeitos da resistência série e de canal curto. Dentre os métodos estudados o que apresenta maior influência com a redução do comprimento de canal é o por gm,máx que apresentou maiores erros. E o método por Y-function apresentou o melhor comportamento com a redução do comprimento de canal, seguido pelo método Split C-V. Para os dispositivos com comprimento de canal acima de 0,5micro metros o maior erro encontrado foi de 13% para os métodos McLarty e Y-function. Neste caso os métodos por gm,máx e Split C-V apresentaram melhores resultados. Com relação à largura de canal os métodos por gm,máx e Split C-V tiveram os melhores resultados com a utilização de dispositivos de porta tripla. Foi observado que para dispositivos com Wfin maior que 0,7 micro metros os maiores erros encontrados foram de 11,2 % para o método Y-function e 10% para o método por gm,máx. No entanto, para dispositivos com Wfin menores que 0,7 micro metros os métodos Y-function e McLarty apresentaram os piores resultados chegando a quase 50% de erro para o dispositivo mais estreito (Wfin = 50nm). Quanto aos métodos de separação das mobilidades todos os métodos estudados apresentaram bons resultados e se mostraram eficientes mostrando um erro máximo de 11,3%. O que os diferencia é o grau de dificuldade de aplicação. Posteriormente foram realizadas medidas experimentais a fim de possibilitar o entendimento dos fenômenos físicos relacionados à mobilidade de portadores. Primeiramente foram analisados os dispositivos de porta tripla em temperatura ambiente e em baixa temperatura para dispositivos nMOS e pMOS. O estudo foi feito em dispositivos com diferentes comprimentos e larguras de canal a fim de analisar os efeitos das dimensões nesta tecnologia. Em seguida são apresentados os resultados para dispositivos SOI avançados planares em temperatura ambiente com variação da largura de canal e com aplicação de tensão no substrato, com objetivo de analisar o comportamento da mobilidade na primeira interface (óxido de porta/canal) e na segunda interface (óxido enterrado/canal). Esse estudo foi realizado com a aplicação de dois diferentes métodos de extração da mobilidade. Por fim foi feito um estudo de um novo método para extração da mobilidade de portadores chamado de magnetoresistência que consiste na aplicação de um campo magnético perpendicular ao fluxo de corrente do transistor. O uso do campo magnético altera a resistividade do canal, de onde é possível extrair a mobilidade. Foram apresentados os resultados com a utilização deste método para os dispositivos de porta tripla tipo nMOS com variação do comprimento de canal (90 a 910 nm) e da temperatura (200K a 77K). / This work presents a study of the carrier mobility behavior in planar and triple gate advanced SOI nMOS and pMOS transistors through three-dimensional simulations and experimental results. Due to its physical structure, the triple gate transistors presents two mobilities, one referring to the conduction channel on the top gate (crystallographic orientation ) and one referring to the conduction channel on the lateral gates (crystallographic orientation ). Initially, a comparative study of the mobility extraction methods through three-dimensional numerical simulations of the triple gate devices was made, with the purpose to analyze the behavior of different effective carrier mobility and separation of top and lateral gates mobilities extraction methods, to make the choice of the suitable methods for application in the experimental results. From a general way, all the studied methods suffer higher influence with channel length reduction due to short channel and the series resistance effects. Among the studied methods, the method by gm,max presents the higher influence with the channel length reduction that shows the bigger errors. The Y-function method presents the best behavior with the channel length reduction, followed by Split C-V method. For the devices with channel length above 0.5 mirco meters the highest error founded was 13% for McLarty and Y-function methods. In this case the gm,max and Split C-V methods presented the better results. With regard to the channel width the Split C-V and gm,max methods presented the better results with the use of triple gate devices. It was observed that for devices with Wfin higher than 0.7 mirco meters the highest errors founded were 11.2% for the Y-function method and 10% for gm,max method. Nevertheless, for devices with Wfin smaller than 0.7 micro meters the Yfunction and McLarty methods presented the worst results arriving almost 50% of error for the narrowest device (Wfin = 50nm). With regard to mobilities separation methods all the studied methods presented good results and had shown efficient showing a maximum error of 11.3%. The difference between them is the application difficulty level. After that, experimental measures were made in order to make possible the understanding of physical phenomena related to carrier mobility. Firstly, it was analyzed the triple gate devices at room and low temperatures for nMOS and pMOS devices. The study was done in devices with different channel lengths and widths in order to analyze the dimensions effects in this technology. After that it was present the results for planar advanced SOI devices at room temperature with variation of channel width and with the application of back gate voltage, with the purpose to analyze the behavior of the mobility in the first interface (gate oxide/channel) and second interface (buried oxide/channel). This study was done with the application of two different mobility extraction methods. Finally a study of a new mobility extraction method called magnetoresistance was made; this method consists in a perpendicular magnetic field application to transistor current flow. The uses of magnetic field change the channel resistivity, where it is possible to extract the mobility. It was presented results with the use of this method for triple gate nMOS devices with variation of channel length (90 a 910 nm) and temperature (200K to 77K).

Este trabalho apresenta o estudo do efeito de elevação atípica da transcondutância na região linear de polarização devido ao efeito de corpo flutuante induzido pela porta (Gate Induced Floating Body Effect - GIFBE) de transistores da tecnologia SOI nMOSFET. Este estudo foi realizado com base em resultados experimentais e em simulações numéricas, as quais foram essenciais para o entendimento físico deste fenômeno. Além de contribuir com a explicação física deste fenômeno, este trabalho explora o efeito de corpo flutuante em diferentes estruturas (transistor de porta única, transistor de porta gêmea, transistor de múltiplas portas e transistores de canal tensionado), diferentes tecnologias e em função da temperatura (100K a 450K). A partir do estudo realizado em dispositivos SOI de porta única analisouse a influência das componentes da corrente de porta que tunelam através do óxido de porta do dispositivo, o potencial da região neutra do corpo do transistor, a taxa de recombinação de portadores, o impacto da redução da espessura do óxido de porta e também as dimensões físicas do transistor. Na análise feita da redução do comprimento de canal, verificou-se também que o GIFBE tende a ser menos significativo para dispositivos ultra-submicrométricos. Analisou-se também o efeito da elevação atípica da transcondutância para transistores SOI totalmente depletados, para os quais, este efeito ocorre apenas quando a segunda interface está acumulada, para as duas tecnologias estudadas (65nm e 130nm). A análise dos dispositivos de porta gêmea, que tradicionalmente são usados com a finalidade de minimizar o efeito de elevação abrupta de corrente de dreno, mostrou uma redução do GIFBE para este tipo de estrutura quando comparada à de porta única devido ao aumento da resistência série intrínseca à estrutura. O efeito de corpo flutuante também foi avaliado em função da temperatura de operação dos dispositivos. Para temperaturas variando de 100K a 450K, notou-se que o valor do limiar de GIFBE aumentou tanto para temperaturas acima de 300K quanto abaixo da mesma. Quando estes resultados são apresentados graficamente, observa-se que o comportamento do limiar de GIFBE com a temperatura resulta no formato de uma letra C, onde o valor mínimo está a 300K. Este comportamento se deve à competição entre o processo de recombinação e a degradação efetiva da mobilidade. Uma primeira análise do GIFBE em diferentes estruturas de transistores também foi realizada. Apesar dos transistores de canal tensionado apresentarem o efeito para valores menores de tensão de porta, este efeito se manifesta com menor intensidade nestes transistores, devido a alta degradação da mobilidade efetiva apresentada pelo mesmo. Entretanto, quando o foco são os transistores de múltiplas portas, os resultados obtidos demonstram que apesar destes dispositivos terem sido fabricados com dielétrico de porta de alta constante dielétrica, o GIFBE ainda ocorre. Esta ocorrência do GIFBE em FinFETs é fortemente dependente da largura do Fin, da dopagem da região de canal e conseqüentemente do acoplamento das portas laterais com a superior. / This work presents the study of the Gate Induced Floating Body Effect (GIFBE) that occurs in the SOI MOSFET technology. This study has been performed based on experimental results and on numerical simulations, which were an essential auxiliary tool to obtain a physical insight of this effect. Besides the contribution on the physical explanation of this phenomenon, in this work, the floating body effect was evaluated for different structures (single gate and twin-gate transistors), different technologies (130nm and 65nm SOI CMOS technology) and as a function of the temperature (100K to 450K). From the study of the single gate devices, it was evaluated the gate tunneling current influence on GIFBE, the body potential in the neutral region, the recombination rate, the front gate oxide thickness reduction impact, besides the physical dimensions of the transistor. In the performed analysis, taking into account the channel length reduction, it was verified that the GIFBE tends to be less important for ultra-submicron devices. The GIFBE only occurs for fully depleted devices when the second interface is accumulated. In this situation, the floating body effect influence on fully depleted devices was also studied for both technologies (65nm and 130nm). The twin-gate devices analysis, that traditionally are used in order to minimize the Kink effect, show a GIFBE reduction for this structure when it is compared to the single gate one. This enhance in the electrical characteristics is due to the series resistance increase that is intrinsic of this structures. When the temperature variation from 100K to 450K was analyzed, it was obtained the C shape behavior for the floating body effect due to a competition between the recombination process and the effective mobility degradation factor. A first evaluation of the GIFBE occurrence in new devices was also performed. When the focus is the strained silicon transistor, a occurrence of GIFBE was obtained for a lower gate voltage. Although, the GIFBE occurs earlier for strained transistor. This effect is less pronounced in this device because it presents strong effective mobility degradation. When the focus is FinFETs, the results show that although this device was fabricated with a high-k gate dielectric, the GIFBE still occurs and is strongly dependent on the device channel width.

Este trabalho tem como objetivo investigar o comportamento de transistores SOI de porta tripla com óxido de porta de alta constante dielétrica e eletrodo de porta de metal. Inicialmente estudou-se a aplicação dos métodos de extração de parâmetros através de curvas da capacitância, previamente desenvolvidos para estruturas SOI planares, em dispositivos de porta tripla com óxido de porta de háfnio (HfO2) e porta de metal com nitreto de titânio (TiN). Foram utilizados dispositivos com grandes dimensões, onde a influência das portas laterais pode ser desprezada, apresentando desta forma, um comportamento similar aos dispositivos com geometria planar. Simulações numéricas tridimensionais seguidas de medidas experimentais validam a utilização desses métodos em estruturas de múltiplas portas com grande largura de canal. A capacitância também foi utilizada para se analisar a influência que o efeito de canto exerce sobre estas estruturas de múltiplas portas. Na seqüência, foi investigado o impacto que a variação da espessura da porta de metal TiN causa nas características elétricas dos transistores SOI de porta tripla com óxido de porta de silicato de óxido de háfnio (HfSiO). Parâmetros como tensão de limiar, função de trabalho, mobilidade, cargas de interface assim como as características analógicas foram analisadas. Os resultados indicaram que camadas de TiN mais finas são mais atrativas, apresentando menor tensão de limiar e armadilhas de interface, assim como um aumento na mobilidade e no ganho intrínseco do transistor. Contudo uma maior corrente de fuga pelo óxido de porta é vista nestes dispositivos. Juntamente com esta análise, o comportamento de transistores de porta tripla com dielétrico de porta de silicato de óxido de háfnio nitretado (HfSiON) também foi estudado, onde observou-se um maior impacto nas cargas de interface para o óxido de háfnio nitretado. Contudo, o mesmo é capaz de reduzir a difusão de impurezas até o óxido de silício (SiO2) interfacial com o canal de silício. Finalmente transistores de porta tripla com diferentes composições de estrutura de porta foram estudados experimentalmente, onde uma camada de óxido de disprósio (Dy2O3) foi depositada entre o silicato de óxido de háfnio (HfSiO) e a porta de metal TiN. Observou-se uma redução na tensão de limiar nos dispositivos com o óxido de disprósio assim como uma variação na tensão de faixa plana. Em resumo, quando a camada de óxido de disprósio foi depositada dentro da porta de metal TiN, uma melhor interface foi obtida, assim como uma maior espessura de óxido efetivo, indicando desta forma uma menor corrente de fuga. / The main goal of this work is to investigate the behavior of SOI triple gate transistors with high dielectric constant gate oxide and metal gate material. Initially it was studied the application of process parameters extraction methods through capacitance curves, developed previously for planar SOI structures, in the triple-gate devices with hafnium gate oxide (HfO2) and metal gate of titanium nitride (TiN). Devices with larger dimensions were used, where the lateral gate influence can be neglected, presenting a planar behavior. Three-dimensional numerical simulations followed by experimental measurements validated the methods used in multiple-gate structures with wide channel width. The capacitance was also used in order to analyze the corner effect influence under these structures. In sequence, it was investigated the impact that the metal gate TiN thickness variation cause on the electric characteristics on the SOI triple gate transistors with silicate of hafnium oxide (HfSiO) as gate oxide. Beyond threshold voltage, work function, mobility, interface trap density and analog characteristics were analyzed. The results showed that thinner TiN are highly attractive, showing a reduction on the threshold voltage and trap density, an improved mobility and of the intrinsic gain of the transistor. However, an increase on the leakage current is observed in these devices. Together with this analyzes the behavior of triple gate transistors with gate dielectric of silicate of hafnium oxide nitrated (HfSiON) was also studied, where for the HfSiON a higher interface trap density impact was observed. Nevertheless it is efficient on the reduction impurity diffusion to cross until the silicon oxide (SiO2) that interfaces with the silicon channel. Finally, triple gate transistors with different gate stacks were experimentally studied, where a dysprosium oxide layer (Dy2O3) was deposited between the silicate of hafnium oxide (HfSiO) and the TiN metal gate. We observed a reduction in the threshold voltage of theses devices with dysprosium oxide as well as a variation of flatband voltage. In summary, when the dysprosium oxide layer was deposited inside the TiN metal gate, a better interface was obtained, as well as a higher effective oxide thickness, resulting in a lower leakage current.

Este trabalho apresenta o estudo do efeito de elevação atípica da transcondutância na região linear de polarização devido ao efeito de corpo flutuante induzido pela porta (Gate Induced Floating Body Effect - GIFBE) de transistores da tecnologia SOI nMOSFET. Este estudo foi realizado com base em resultados experimentais e em simulações numéricas, as quais foram essenciais para o entendimento físico deste fenômeno. Além de contribuir com a explicação física deste fenômeno, este trabalho explora o efeito de corpo flutuante em diferentes estruturas (transistor de porta única, transistor de porta gêmea, transistor de múltiplas portas e transistores de canal tensionado), diferentes tecnologias e em função da temperatura (100K a 450K). A partir do estudo realizado em dispositivos SOI de porta única analisouse a influência das componentes da corrente de porta que tunelam através do óxido de porta do dispositivo, o potencial da região neutra do corpo do transistor, a taxa de recombinação de portadores, o impacto da redução da espessura do óxido de porta e também as dimensões físicas do transistor. Na análise feita da redução do comprimento de canal, verificou-se também que o GIFBE tende a ser menos significativo para dispositivos ultra-submicrométricos. Analisou-se também o efeito da elevação atípica da transcondutância para transistores SOI totalmente depletados, para os quais, este efeito ocorre apenas quando a segunda interface está acumulada, para as duas tecnologias estudadas (65nm e 130nm). A análise dos dispositivos de porta gêmea, que tradicionalmente são usados com a finalidade de minimizar o efeito de elevação abrupta de corrente de dreno, mostrou uma redução do GIFBE para este tipo de estrutura quando comparada à de porta única devido ao aumento da resistência série intrínseca à estrutura. O efeito de corpo flutuante também foi avaliado em função da temperatura de operação dos dispositivos. Para temperaturas variando de 100K a 450K, notou-se que o valor do limiar de GIFBE aumentou tanto para temperaturas acima de 300K quanto abaixo da mesma. Quando estes resultados são apresentados graficamente, observa-se que o comportamento do limiar de GIFBE com a temperatura resulta no formato de uma letra C, onde o valor mínimo está a 300K. Este comportamento se deve à competição entre o processo de recombinação e a degradação efetiva da mobilidade. Uma primeira análise do GIFBE em diferentes estruturas de transistores também foi realizada. Apesar dos transistores de canal tensionado apresentarem o efeito para valores menores de tensão de porta, este efeito se manifesta com menor intensidade nestes transistores, devido a alta degradação da mobilidade efetiva apresentada pelo mesmo. Entretanto, quando o foco são os transistores de múltiplas portas, os resultados obtidos demonstram que apesar destes dispositivos terem sido fabricados com dielétrico de porta de alta constante dielétrica, o GIFBE ainda ocorre. Esta ocorrência do GIFBE em FinFETs é fortemente dependente da largura do Fin, da dopagem da região de canal e conseqüentemente do acoplamento das portas laterais com a superior. / This work presents the study of the Gate Induced Floating Body Effect (GIFBE) that occurs in the SOI MOSFET technology. This study has been performed based on experimental results and on numerical simulations, which were an essential auxiliary tool to obtain a physical insight of this effect. Besides the contribution on the physical explanation of this phenomenon, in this work, the floating body effect was evaluated for different structures (single gate and twin-gate transistors), different technologies (130nm and 65nm SOI CMOS technology) and as a function of the temperature (100K to 450K). From the study of the single gate devices, it was evaluated the gate tunneling current influence on GIFBE, the body potential in the neutral region, the recombination rate, the front gate oxide thickness reduction impact, besides the physical dimensions of the transistor. In the performed analysis, taking into account the channel length reduction, it was verified that the GIFBE tends to be less important for ultra-submicron devices. The GIFBE only occurs for fully depleted devices when the second interface is accumulated. In this situation, the floating body effect influence on fully depleted devices was also studied for both technologies (65nm and 130nm). The twin-gate devices analysis, that traditionally are used in order to minimize the Kink effect, show a GIFBE reduction for this structure when it is compared to the single gate one. This enhance in the electrical characteristics is due to the series resistance increase that is intrinsic of this structures. When the temperature variation from 100K to 450K was analyzed, it was obtained the C shape behavior for the floating body effect due to a competition between the recombination process and the effective mobility degradation factor. A first evaluation of the GIFBE occurrence in new devices was also performed. When the focus is the strained silicon transistor, a occurrence of GIFBE was obtained for a lower gate voltage. Although, the GIFBE occurs earlier for strained transistor. This effect is less pronounced in this device because it presents strong effective mobility degradation. When the focus is FinFETs, the results show that although this device was fabricated with a high-k gate dielectric, the GIFBE still occurs and is strongly dependent on the device channel width.

Este trabalho apresenta o estudo do comportamento da mobilidade de portadores em transistores SOI nMOS e pMOS avançados planares e de porta tripla através de simulações tridimensionais e resultados experimentais. Devido à sua estrutura física, os transistores de porta tripla apresentam duas mobilidades, uma referente ao canal de condução na porta superior (orientação cristalográfica ) e uma referente ao canal de condução das portas laterais (orientação cristalográfica ). Inicialmente foi feito um estudo comparativo dos métodos de extração da mobilidade através de simulações numéricas tridimensionais dos dispositivos de porta tripla, tendo como objetivo analisar o comportamento dos diferentes métodos de extração da mobilidade efetiva de portadores e separação das mobilidades da porta superior e laterais, para fazer a escolha dos métodos mais adequados para aplicação nos resultados experimentais. De modo geral todos os métodos estudados sofrem maior influência com a redução do comprimento de canal devido aos efeitos da resistência série e de canal curto. Dentre os métodos estudados o que apresenta maior influência com a redução do comprimento de canal é o por gm,máx que apresentou maiores erros. E o método por Y-function apresentou o melhor comportamento com a redução do comprimento de canal, seguido pelo método Split C-V. Para os dispositivos com comprimento de canal acima de 0,5micro metros o maior erro encontrado foi de 13% para os métodos McLarty e Y-function. Neste caso os métodos por gm,máx e Split C-V apresentaram melhores resultados. Com relação à largura de canal os métodos por gm,máx e Split C-V tiveram os melhores resultados com a utilização de dispositivos de porta tripla. Foi observado que para dispositivos com Wfin maior que 0,7 micro metros os maiores erros encontrados foram de 11,2 % para o método Y-function e 10% para o método por gm,máx. No entanto, para dispositivos com Wfin menores que 0,7 micro metros os métodos Y-function e McLarty apresentaram os piores resultados chegando a quase 50% de erro para o dispositivo mais estreito (Wfin = 50nm). Quanto aos métodos de separação das mobilidades todos os métodos estudados apresentaram bons resultados e se mostraram eficientes mostrando um erro máximo de 11,3%. O que os diferencia é o grau de dificuldade de aplicação. Posteriormente foram realizadas medidas experimentais a fim de possibilitar o entendimento dos fenômenos físicos relacionados à mobilidade de portadores. Primeiramente foram analisados os dispositivos de porta tripla em temperatura ambiente e em baixa temperatura para dispositivos nMOS e pMOS. O estudo foi feito em dispositivos com diferentes comprimentos e larguras de canal a fim de analisar os efeitos das dimensões nesta tecnologia. Em seguida são apresentados os resultados para dispositivos SOI avançados planares em temperatura ambiente com variação da largura de canal e com aplicação de tensão no substrato, com objetivo de analisar o comportamento da mobilidade na primeira interface (óxido de porta/canal) e na segunda interface (óxido enterrado/canal). Esse estudo foi realizado com a aplicação de dois diferentes métodos de extração da mobilidade. Por fim foi feito um estudo de um novo método para extração da mobilidade de portadores chamado de magnetoresistência que consiste na aplicação de um campo magnético perpendicular ao fluxo de corrente do transistor. O uso do campo magnético altera a resistividade do canal, de onde é possível extrair a mobilidade. Foram apresentados os resultados com a utilização deste método para os dispositivos de porta tripla tipo nMOS com variação do comprimento de canal (90 a 910 nm) e da temperatura (200K a 77K). / This work presents a study of the carrier mobility behavior in planar and triple gate advanced SOI nMOS and pMOS transistors through three-dimensional simulations and experimental results. Due to its physical structure, the triple gate transistors presents two mobilities, one referring to the conduction channel on the top gate (crystallographic orientation ) and one referring to the conduction channel on the lateral gates (crystallographic orientation ). Initially, a comparative study of the mobility extraction methods through three-dimensional numerical simulations of the triple gate devices was made, with the purpose to analyze the behavior of different effective carrier mobility and separation of top and lateral gates mobilities extraction methods, to make the choice of the suitable methods for application in the experimental results. From a general way, all the studied methods suffer higher influence with channel length reduction due to short channel and the series resistance effects. Among the studied methods, the method by gm,max presents the higher influence with the channel length reduction that shows the bigger errors. The Y-function method presents the best behavior with the channel length reduction, followed by Split C-V method. For the devices with channel length above 0.5 mirco meters the highest error founded was 13% for McLarty and Y-function methods. In this case the gm,max and Split C-V methods presented the better results. With regard to the channel width the Split C-V and gm,max methods presented the better results with the use of triple gate devices. It was observed that for devices with Wfin higher than 0.7 mirco meters the highest errors founded were 11.2% for the Y-function method and 10% for gm,max method. Nevertheless, for devices with Wfin smaller than 0.7 micro meters the Yfunction and McLarty methods presented the worst results arriving almost 50% of error for the narrowest device (Wfin = 50nm). With regard to mobilities separation methods all the studied methods presented good results and had shown efficient showing a maximum error of 11.3%. The difference between them is the application difficulty level. After that, experimental measures were made in order to make possible the understanding of physical phenomena related to carrier mobility. Firstly, it was analyzed the triple gate devices at room and low temperatures for nMOS and pMOS devices. The study was done in devices with different channel lengths and widths in order to analyze the dimensions effects in this technology. After that it was present the results for planar advanced SOI devices at room temperature with variation of channel width and with the application of back gate voltage, with the purpose to analyze the behavior of the mobility in the first interface (gate oxide/channel) and second interface (buried oxide/channel). This study was done with the application of two different mobility extraction methods. Finally a study of a new mobility extraction method called magnetoresistance was made; this method consists in a perpendicular magnetic field application to transistor current flow. The uses of magnetic field change the channel resistivity, where it is possible to extract the mobility. It was presented results with the use of this method for triple gate nMOS devices with variation of channel length (90 a 910 nm) and temperature (200K to 77K).

Este trabalho apresenta o estudo do comportamento da resistência série de fonte e dreno em transistores SOI FinFET de porta tripla e com canal tensionado. Nos dispositivos SOI FinFETs há um aumento da resistência série de fonte e dreno devido ao estreitamento dessas regiões, sendo esse parâmetro considerado como uma das limitações quanto à introdução desses dispositivos em tecnologias futuras. O uso de tensão mecânica no canal dos dispositivos surge como alternativa para aumentar a condução de corrente através do aumento da mobilidade dos portadores do canal, reduzindo assim, a resistência total dos transistores e, conseqüentemente, a resistência série de fonte e dreno. Inicialmente, foi feito o estudo de alguns métodos de extração da resistência série de fonte e dreno existentes na literatura, com o objetivo de se obter o mais adequado para aplicação e análise posterior. Esse trabalho foi realizado baseado em resultados experimentais e em simulações numéricas que possibilitaram o entendimento físico do fenômeno estudado. A resistência série de fonte e dreno foi explorada em diferentes tecnologias, como transistores SOI FinFETs de porta tripla convencionais e sob influência de tensionamento uniaxial e biaxial. O uso do crescimento seletivo epitaxial (SEG) nas regiões de fonte e dreno altamente dopadas das diferentes tecnologias também foi analisado, pois com essa técnica, a resistência série de fonte e dreno é reduzida substancialmente não comprometendo a condução de corrente e a transcondutância. Os resultados obtidos das diferentes tecnologias com e sem o uso de SEG foram analisados e comparados mostrando que em transistores SOI FinFETs de porta tripla, com crescimento seletivo epitaxial, apresentam o menor valor da resistência série de fonte e dreno mesmo para aqueles sem tensão mecânica na região do canal. / This work presents the study of the source and drain series resistance behavior in standard and strained SOI FinFETs triple gate transistors. In SOI FinFETs transistors there is an increase of the source and drain series resistance due to the narrow of these regions, being this parameter a key limiting factor to the next generations. The use of strained transistors is one of the potential technologies to the next generation high performance because it increase the drive current through an enhance in the carrier mobility, decreasing the transistors total resistance and, therefore, the source and drain series resistance. Initially, a study of some series resistance extraction methods, present in the literature was done, in order to obtain the most appropriate for applications and analysis subsequent. This work was done based on experimental results and numerical simulations, enabling the physical understanding of the phenomenon studied. The series resistance was explored in different technologies, as standard SOI FinFETs triple gates and with uniaxial and biaxial strain. The use of selective epitaxial growth (SEG) in the source and drain regions, with high doping levels, was also studied in the different technologies, because with the use of this technique, the series resistance decreases substantially without compromising the drive current and transconductance. The obtained results from the different technologies with and without the use of SEG were analyzed and compared showing that, SOI FinFETs triple gate transistors with SEG present the lower values of series resistance even for standard devices if compared with strained ones without the use of SEG.

Este trabalho apresenta o estudo da influência do tensionamento mecânico (strain) no efeito de abaixamento de barreira induzido pelo dreno (DIBL) em dispositivos SOI FinFETs de porta tripla com e sem crescimento seletivo epitaxial. Também é analisada a influência do uso de crescimento seletivo epitaxial nesses dispositivos em relação ao efeito de canal curto mencionado. O uso de transistores verticais de múltiplas portas tem permitido a continuidade do escalamento dos dispositivos, apresentando melhora nos níveis de corrente bem como a supressão dos efeitos de canal curto. No entanto, ao reduzir a largura do canal, aumenta-se a resistência total do transistor, diminuindo seu desempenho. A fim de melhorar essa característica, as técnicas de tensionamento mecânico e crescimento de fonte e dreno tem sido empregadas. No primeiro caso, ao se deformar mecanicamente a estrutura do canal, altera-se o arranjo das camadas eletrônicas que ocasiona o aumento da mobilidade dos portadores. Conseqüentemente, a corrente aumenta tal como a transcondutância do dispositivo. A técnica de crescimento de fonte e dreno chamada de crescimento seletivo epitaxial (SEG) tem como finalidade reduzir ainda mais a resistência elétrica total da estrutura, uma vez que a área dessas regiões aumenta, possibilitando o aumento das áreas de contato, que são responsáveis pela maior parcela da resistência total. Esse trabalho baseia-se em resultados experimentais e simulações numéricas tridimensionais que analisam o comportamento dos transistores com as tecnologias acima apresentadas em função do efeito de DIBL. / This work presents a study about the influence of strain in the drain induced barrier lowering effect (DIBL) in triple gate SOI FinFETs. Also it is analyzed the selective epitaxial growth used in that structures, comparing their behavior in relation to DIBL effect. Using the vertical multi-gate devices become possible the downscale whereas they present higher current level and suppressed short channel effects. However, reducing the channel width, the transistors total resistance increases and consequently its performance decreases. In order to improve this feature, the strained technology and the Source/Drains growth technique has been employed. In the first case, the mechanical deformation causes a change in the electron shell, which improves the carrier mobility. Consequently, the current level and the transconductance also improve. The selective epitaxial growth technique aims to reduce the devices total resistance since these regions areas increase, allowing large contacts which are responsible for the main parcel of the total resistance. This work is based on experimental results and tridimensional simulations that analyze the transistor behavior using the technologies above presented as a function of DIBL effect.

Este trabalho apresenta o estudo do comportamento da resistência série de fonte e dreno em transistores SOI FinFET de porta tripla e com canal tensionado. Nos dispositivos SOI FinFETs há um aumento da resistência série de fonte e dreno devido ao estreitamento dessas regiões, sendo esse parâmetro considerado como uma das limitações quanto à introdução desses dispositivos em tecnologias futuras. O uso de tensão mecânica no canal dos dispositivos surge como alternativa para aumentar a condução de corrente através do aumento da mobilidade dos portadores do canal, reduzindo assim, a resistência total dos transistores e, conseqüentemente, a resistência série de fonte e dreno. Inicialmente, foi feito o estudo de alguns métodos de extração da resistência série de fonte e dreno existentes na literatura, com o objetivo de se obter o mais adequado para aplicação e análise posterior. Esse trabalho foi realizado baseado em resultados experimentais e em simulações numéricas que possibilitaram o entendimento físico do fenômeno estudado. A resistência série de fonte e dreno foi explorada em diferentes tecnologias, como transistores SOI FinFETs de porta tripla convencionais e sob influência de tensionamento uniaxial e biaxial. O uso do crescimento seletivo epitaxial (SEG) nas regiões de fonte e dreno altamente dopadas das diferentes tecnologias também foi analisado, pois com essa técnica, a resistência série de fonte e dreno é reduzida substancialmente não comprometendo a condução de corrente e a transcondutância. Os resultados obtidos das diferentes tecnologias com e sem o uso de SEG foram analisados e comparados mostrando que em transistores SOI FinFETs de porta tripla, com crescimento seletivo epitaxial, apresentam o menor valor da resistência série de fonte e dreno mesmo para aqueles sem tensão mecânica na região do canal. / This work presents the study of the source and drain series resistance behavior in standard and strained SOI FinFETs triple gate transistors. In SOI FinFETs transistors there is an increase of the source and drain series resistance due to the narrow of these regions, being this parameter a key limiting factor to the next generations. The use of strained transistors is one of the potential technologies to the next generation high performance because it increase the drive current through an enhance in the carrier mobility, decreasing the transistors total resistance and, therefore, the source and drain series resistance. Initially, a study of some series resistance extraction methods, present in the literature was done, in order to obtain the most appropriate for applications and analysis subsequent. This work was done based on experimental results and numerical simulations, enabling the physical understanding of the phenomenon studied. The series resistance was explored in different technologies, as standard SOI FinFETs triple gates and with uniaxial and biaxial strain. The use of selective epitaxial growth (SEG) in the source and drain regions, with high doping levels, was also studied in the different technologies, because with the use of this technique, the series resistance decreases substantially without compromising the drive current and transconductance. The obtained results from the different technologies with and without the use of SEG were analyzed and compared showing that, SOI FinFETs triple gate transistors with SEG present the lower values of series resistance even for standard devices if compared with strained ones without the use of SEG.

Afin de suivre le rythme effréné des évolutions des systèmes embarqués et des dispositifs portables, il s’avère aujourd’hui indispensable d’optimiser la gestion de l’énergie sans pour autant compromettre la performance et la robustesse des circuits. Dans ce contexte, cette thèse étudie de nouveaux dispositifs de gestion de l’énergie ainsi que leur mise en œuvre, en combinant deux approches: la logique asynchrone et les techniques de polarisation du substrat (Adaptive Body Biasing - ABB). Cette thèse comporte quatre contributions permettant la conception de circuits asynchrones énergétiquement plus efficaces. 1) Une unité arithmétique et logique (UAL) asynchrone quasi insensible aux délais (Quasi Delay Insensitive - QDI) a été conçue et utilisée pour mener une analyse comparative entre systèmes synchrones et asynchrones. Cette étude démontre notamment  la meilleure efficacité énergétique et la plus grande robustesse des circuits asynchrones QDI, surtout lorsqu’ils fonctionnent à basse tension. 2) Une cellule standard a été spécialement développée pour mettre en œuvre nos schémas d’adaptation dynamique du substrat (ABB) qui ajustent la tension de seuil (Vth) des transistors. En outre, cette cellule s’est révélée très utile pour la détection de fautes transitoires causées par des radiations environnementales. Cette cellule est en outre un élément clé pour exploiter la polarisation du substrat, un des intérêts majeurs de la technologie FD-SOI, et d’améliorer la fiabilité du système. 3) Trois stratégies de polarisation de substrat ont été évaluées. Ces stratégies reposent sur la détection automatique de l’activité des circuits asynchrones QDI et de la polarisation de multiples domaines dans le substrat (Body Biasing Domains - BBD). De plus, une méthode pour analyser l’efficacité énergétique des stratégies de polarisation pour les circuits asynchrones QDI a également été proposée dans le cadre de cette thèse. 4) Enfin, un flot de conception de circuits numériques intégrés a été proposé et développé. Ce flot, basé sur des cellules standards, permet d’exploiter des stratégies de polarisation (ABB) avec plusieurs domaines (BBD) en utilisant la cellule standard spécialement développée. Un testchip a été conçu et fabriqué pour valider notre flot de conception et évaluer l’efficacité de la cellule proposée. / Keeping the fast evolving pace of embedded systems of portable devices require ameliorations of power management techniques, without compromising the circuit performance and robustness. In this context, this thesis studies novel energy management schemes, and how to implement them, by using two main design approaches: asynchronous logic and adaptive body biasing (ABB) techniques. Four main contributions have been done, thus enabling the design of more energy efficient asynchronous circuits. 1) We contributed with the design of a Quasi-delay Insensitive (QDI) asynchronous ALU architecture, used in a comparative analysis of asynchronous versus synchronous systems. This first study has demonstrated the energy efficiency and robustness of QDI circuits, especially if operating at low power supply (Vdd ). 2) We proposed a new body built-in cell for implementing ABB schemes by tuning the circuit threshold voltage (Vth) on-the-fly; and detecting short-duration and long-duration transient faults (TF) caused by environmental radiation. The proposed cell is a key building block to fully benefit from body biasing features of the FD-SOI technology while enhancing system’s reliability. 3) We assessed three different ABB strategies - based on automatic activity detection and multiple body-biasing domains (BBDs) - for QDI asynchronous circuits. Furthermore, a methodology for analyzing energy efficiency of ABB strategies in QDI asynchronous circuits is also proposed in this work. 4) We developed a standard cell-based IC design flow to apply ABB strategies with multiple BBDs by using the proposed body built-in cells. A testchip has been designed and fabricated to validate the developed design flow and the efficacy of the body built-in cell.

Cette thèse porte sur l'étude d'antennes intégrées sur silicium aux fréquences millimétriques, dans le but d'aboutir à des modules d'émission-réception totalement intégrés et reportés par des technologies standards dans un objet communicant. Ce travail comprend deux axes majeurs: Le première axe traite de l'étude, la conception et la réalisation d'antennes intégrées dans un boitier standard QFN couplées à un circuit émetteur-récepteur Ultra Large Bande (ULB) à 60 GHz comprenant des antennes intégrées de type dipôle replié fabriquées en technologie CMOS SOI 65-nm sur silicium haute résistivité. Dans un premier temps, nous avons défini le modèle de simulation à partir duquel nous avons étudié les performances des antennes prenant en compte l'influence de l'environnement (boitier, capot, fil d'interconnexions et technologie de fabrication). Dans un second temps, nous avons réalisé une optimisation des performances en adaptation et en rayonnement en ajoutant au sein du boitier un substrat et des éléments rayonnants couplés aux antennes intégrées sur la puce. Ce dispositif permet de réaliser des communications très haut débit (jusqu'à 2.2 Gbps) avec une très faible consommation d'énergie. Nous montrons qu'il est possible d'atteindre une distance de communication de plusieurs mètres grâce à un réseau transmetteur réalisé en technologie imprimée.Le deuxième axe porte sur la conception et la réalisation d'antennes multifaisceaux en bande V pour applications à long portée; il propose d'associer un réseau transmetteur réalisé sur technologie imprimée à un réseau focal constitué d'un petit nombre d'antennes intégrées sur silicium afin d'obtenir un compromis intéressant entre le niveau de gain, le coût et les capacités de dépointage de faisceau. Plusieurs réseaux sont démontrés avec un faisceau en polarisation circulaire, un gain de 18.6 dBi et une capacité de dépointage de ±24°. / This PhD thesis investigates the integration of antennas on silicon substrates at millimetre-wave frequencies in order to obtain fully-integrated and packaged transceiver modules using standard technologies in wireless devices. This work is organized in two main parts:In the first part, we investigated the design and realization of integrated antennas in a standard QFN package coupled to a 60 GHz Ultra-Wide-Band (UWB) transceiver chip with two integrated folded-dipole antennas implemented in a 65-nm CMOS-SOI technology on high-resistivity silicon. We defined a simulation model from which we studied the performance of integrated antennas, taking into account the influence of the environment (package, lid, wirebonding and manufacturing technology). Then, we optimized the antenna performances in impedance matching and radiation gain using radiating elements printed on a substrate and coupled to the on-chip folded dipoles. This antenna led to the demonstration of high-data rate communications (up to 2.2 Gbps) with a very low power consumption. We showed that the communication distance can be extended up to several meters using a transmit array printed on a low-loss substrate.In the second part, we investigated the design and realization of multibeam antennas in V-band for long-range applications; it is based on a transmit-array realized in standard printed technologies associated with a focal source array, which consists of a small number of integrated antennas on silicon in order to achieve a good compromise between the radiation gain, the cost and the beam steering capabilities. Several arrays were demonstrated with a circularly-polarized beam, a gain of 18.6 dBi et a beam-steering capability of ±24°.