Superior properties of Silicon Carbide (SiC), such as wide bandgap, high breakdown field and high thermal conductivity, have made it the frontrunner to replace Silicon for applications requiring high breakdown strength, mechanical and radiation hardness. Commercial SiC devices are already available, although their expected performance has not yet been realized due to a few problems related to device fabrication technologies, such as selective doping. This work explores non-traditional techniques for SiC doping (and selective doping in particular) based on previously unknown types of defect reactions in SiC and novel epitaxial growth techniques, which offer advantages over currently available technologies. Recent developments in SiC epitaxial growth techniques at MSU have enabled the growth of high quality SiC epitaxial layers at record low temperatures of 1,300°C. Lower growth temperatures have enabled highly doped epilayers for device applications. Prototypes of SiC PiN diodes fabricated, demonstrated low values of the series resistance associated with anodes grown by the low temperature epitaxial growth technique. At room temperature, 100 ìm-diameter diodes with a forward voltage of 3.75 V and 3.23V at 1,000 A/cm2 before and after annealing were achieved. The reverse breakdown voltage was more than 680 V on average, even without surface passivation or edge termination. Reduced growth temperatures also enabled the possibility of selective epitaxial growth (SEG) of SiC with traditional masks used in the SEG in Si technology. Previously, SEG of SiC was impossible without high temperature masks. Good quality, defect free, selectively grown 4H-SiC epilayers were obtained using SiO2 mask. Nitrogen doped selectively grown epilayers were also obtained, which were almost completely ohmic, indicating doping exceeding 1x1019 cm-3. Moreover, conductivity modulation via defect reactions in SiC has been reported as a part of this work for the first time. The approach is based on a new phenomenon in SiC, named Recombination Induced Passivation (RIP), which was observed when hydrogenated SiC epilayers were subjected to above bandgap optical excitation. Additional acceptor passivation, and thereby modification of the conductivity of the epilayer, was observed. Results of investigations of the RIP process are presented, and conductivity modulation techniques based on the RIP process are proposed.

Este trabalho apresenta o estudo do comportamento da resistência série de fonte e dreno em transistores SOI FinFET de porta tripla e com canal tensionado. Nos dispositivos SOI FinFETs há um aumento da resistência série de fonte e dreno devido ao estreitamento dessas regiões, sendo esse parâmetro considerado como uma das limitações quanto à introdução desses dispositivos em tecnologias futuras. O uso de tensão mecânica no canal dos dispositivos surge como alternativa para aumentar a condução de corrente através do aumento da mobilidade dos portadores do canal, reduzindo assim, a resistência total dos transistores e, conseqüentemente, a resistência série de fonte e dreno. Inicialmente, foi feito o estudo de alguns métodos de extração da resistência série de fonte e dreno existentes na literatura, com o objetivo de se obter o mais adequado para aplicação e análise posterior. Esse trabalho foi realizado baseado em resultados experimentais e em simulações numéricas que possibilitaram o entendimento físico do fenômeno estudado. A resistência série de fonte e dreno foi explorada em diferentes tecnologias, como transistores SOI FinFETs de porta tripla convencionais e sob influência de tensionamento uniaxial e biaxial. O uso do crescimento seletivo epitaxial (SEG) nas regiões de fonte e dreno altamente dopadas das diferentes tecnologias também foi analisado, pois com essa técnica, a resistência série de fonte e dreno é reduzida substancialmente não comprometendo a condução de corrente e a transcondutância. Os resultados obtidos das diferentes tecnologias com e sem o uso de SEG foram analisados e comparados mostrando que em transistores SOI FinFETs de porta tripla, com crescimento seletivo epitaxial, apresentam o menor valor da resistência série de fonte e dreno mesmo para aqueles sem tensão mecânica na região do canal. / This work presents the study of the source and drain series resistance behavior in standard and strained SOI FinFETs triple gate transistors. In SOI FinFETs transistors there is an increase of the source and drain series resistance due to the narrow of these regions, being this parameter a key limiting factor to the next generations. The use of strained transistors is one of the potential technologies to the next generation high performance because it increase the drive current through an enhance in the carrier mobility, decreasing the transistors total resistance and, therefore, the source and drain series resistance. Initially, a study of some series resistance extraction methods, present in the literature was done, in order to obtain the most appropriate for applications and analysis subsequent. This work was done based on experimental results and numerical simulations, enabling the physical understanding of the phenomenon studied. The series resistance was explored in different technologies, as standard SOI FinFETs triple gates and with uniaxial and biaxial strain. The use of selective epitaxial growth (SEG) in the source and drain regions, with high doping levels, was also studied in the different technologies, because with the use of this technique, the series resistance decreases substantially without compromising the drive current and transconductance. The obtained results from the different technologies with and without the use of SEG were analyzed and compared showing that, SOI FinFETs triple gate transistors with SEG present the lower values of series resistance even for standard devices if compared with strained ones without the use of SEG.

Este trabalho apresenta o estudo da influência do tensionamento mecânico (strain) no efeito de abaixamento de barreira induzido pelo dreno (DIBL) em dispositivos SOI FinFETs de porta tripla com e sem crescimento seletivo epitaxial. Também é analisada a influência do uso de crescimento seletivo epitaxial nesses dispositivos em relação ao efeito de canal curto mencionado. O uso de transistores verticais de múltiplas portas tem permitido a continuidade do escalamento dos dispositivos, apresentando melhora nos níveis de corrente bem como a supressão dos efeitos de canal curto. No entanto, ao reduzir a largura do canal, aumenta-se a resistência total do transistor, diminuindo seu desempenho. A fim de melhorar essa característica, as técnicas de tensionamento mecânico e crescimento de fonte e dreno tem sido empregadas. No primeiro caso, ao se deformar mecanicamente a estrutura do canal, altera-se o arranjo das camadas eletrônicas que ocasiona o aumento da mobilidade dos portadores. Conseqüentemente, a corrente aumenta tal como a transcondutância do dispositivo. A técnica de crescimento de fonte e dreno chamada de crescimento seletivo epitaxial (SEG) tem como finalidade reduzir ainda mais a resistência elétrica total da estrutura, uma vez que a área dessas regiões aumenta, possibilitando o aumento das áreas de contato, que são responsáveis pela maior parcela da resistência total. Esse trabalho baseia-se em resultados experimentais e simulações numéricas tridimensionais que analisam o comportamento dos transistores com as tecnologias acima apresentadas em função do efeito de DIBL. / This work presents a study about the influence of strain in the drain induced barrier lowering effect (DIBL) in triple gate SOI FinFETs. Also it is analyzed the selective epitaxial growth used in that structures, comparing their behavior in relation to DIBL effect. Using the vertical multi-gate devices become possible the downscale whereas they present higher current level and suppressed short channel effects. However, reducing the channel width, the transistors total resistance increases and consequently its performance decreases. In order to improve this feature, the strained technology and the Source/Drains growth technique has been employed. In the first case, the mechanical deformation causes a change in the electron shell, which improves the carrier mobility. Consequently, the current level and the transconductance also improve. The selective epitaxial growth technique aims to reduce the devices total resistance since these regions areas increase, allowing large contacts which are responsible for the main parcel of the total resistance. This work is based on experimental results and tridimensional simulations that analyze the transistor behavior using the technologies above presented as a function of DIBL effect.

Este trabalho apresenta o estudo do comportamento da resistência série de fonte e dreno em transistores SOI FinFET de porta tripla e com canal tensionado. Nos dispositivos SOI FinFETs há um aumento da resistência série de fonte e dreno devido ao estreitamento dessas regiões, sendo esse parâmetro considerado como uma das limitações quanto à introdução desses dispositivos em tecnologias futuras. O uso de tensão mecânica no canal dos dispositivos surge como alternativa para aumentar a condução de corrente através do aumento da mobilidade dos portadores do canal, reduzindo assim, a resistência total dos transistores e, conseqüentemente, a resistência série de fonte e dreno. Inicialmente, foi feito o estudo de alguns métodos de extração da resistência série de fonte e dreno existentes na literatura, com o objetivo de se obter o mais adequado para aplicação e análise posterior. Esse trabalho foi realizado baseado em resultados experimentais e em simulações numéricas que possibilitaram o entendimento físico do fenômeno estudado. A resistência série de fonte e dreno foi explorada em diferentes tecnologias, como transistores SOI FinFETs de porta tripla convencionais e sob influência de tensionamento uniaxial e biaxial. O uso do crescimento seletivo epitaxial (SEG) nas regiões de fonte e dreno altamente dopadas das diferentes tecnologias também foi analisado, pois com essa técnica, a resistência série de fonte e dreno é reduzida substancialmente não comprometendo a condução de corrente e a transcondutância. Os resultados obtidos das diferentes tecnologias com e sem o uso de SEG foram analisados e comparados mostrando que em transistores SOI FinFETs de porta tripla, com crescimento seletivo epitaxial, apresentam o menor valor da resistência série de fonte e dreno mesmo para aqueles sem tensão mecânica na região do canal. / This work presents the study of the source and drain series resistance behavior in standard and strained SOI FinFETs triple gate transistors. In SOI FinFETs transistors there is an increase of the source and drain series resistance due to the narrow of these regions, being this parameter a key limiting factor to the next generations. The use of strained transistors is one of the potential technologies to the next generation high performance because it increase the drive current through an enhance in the carrier mobility, decreasing the transistors total resistance and, therefore, the source and drain series resistance. Initially, a study of some series resistance extraction methods, present in the literature was done, in order to obtain the most appropriate for applications and analysis subsequent. This work was done based on experimental results and numerical simulations, enabling the physical understanding of the phenomenon studied. The series resistance was explored in different technologies, as standard SOI FinFETs triple gates and with uniaxial and biaxial strain. The use of selective epitaxial growth (SEG) in the source and drain regions, with high doping levels, was also studied in the different technologies, because with the use of this technique, the series resistance decreases substantially without compromising the drive current and transconductance. The obtained results from the different technologies with and without the use of SEG were analyzed and compared showing that, SOI FinFETs triple gate transistors with SEG present the lower values of series resistance even for standard devices if compared with strained ones without the use of SEG.

Este trabalho apresenta o estudo da influência do tensionamento mecânico (strain) no efeito de abaixamento de barreira induzido pelo dreno (DIBL) em dispositivos SOI FinFETs de porta tripla com e sem crescimento seletivo epitaxial. Também é analisada a influência do uso de crescimento seletivo epitaxial nesses dispositivos em relação ao efeito de canal curto mencionado. O uso de transistores verticais de múltiplas portas tem permitido a continuidade do escalamento dos dispositivos, apresentando melhora nos níveis de corrente bem como a supressão dos efeitos de canal curto. No entanto, ao reduzir a largura do canal, aumenta-se a resistência total do transistor, diminuindo seu desempenho. A fim de melhorar essa característica, as técnicas de tensionamento mecânico e crescimento de fonte e dreno tem sido empregadas. No primeiro caso, ao se deformar mecanicamente a estrutura do canal, altera-se o arranjo das camadas eletrônicas que ocasiona o aumento da mobilidade dos portadores. Conseqüentemente, a corrente aumenta tal como a transcondutância do dispositivo. A técnica de crescimento de fonte e dreno chamada de crescimento seletivo epitaxial (SEG) tem como finalidade reduzir ainda mais a resistência elétrica total da estrutura, uma vez que a área dessas regiões aumenta, possibilitando o aumento das áreas de contato, que são responsáveis pela maior parcela da resistência total. Esse trabalho baseia-se em resultados experimentais e simulações numéricas tridimensionais que analisam o comportamento dos transistores com as tecnologias acima apresentadas em função do efeito de DIBL. / This work presents a study about the influence of strain in the drain induced barrier lowering effect (DIBL) in triple gate SOI FinFETs. Also it is analyzed the selective epitaxial growth used in that structures, comparing their behavior in relation to DIBL effect. Using the vertical multi-gate devices become possible the downscale whereas they present higher current level and suppressed short channel effects. However, reducing the channel width, the transistors total resistance increases and consequently its performance decreases. In order to improve this feature, the strained technology and the Source/Drains growth technique has been employed. In the first case, the mechanical deformation causes a change in the electron shell, which improves the carrier mobility. Consequently, the current level and the transconductance also improve. The selective epitaxial growth technique aims to reduce the devices total resistance since these regions areas increase, allowing large contacts which are responsible for the main parcel of the total resistance. This work is based on experimental results and tridimensional simulations that analyze the transistor behavior using the technologies above presented as a function of DIBL effect.

La conception des futures générations de capteurs d'images CMOS, nécessite l'intégration de structures 3D telles que les tranchées profondes d'isolation, ou encore l'adoption de nouvelles architectures telles que les capteurs d'images à illumination face arrière. Cependant, l'intégration de telles architectures engendre l'apparition de nouvelles interfaces Si/SiO2, pouvant être la source d'un fort courant d'obscurité Idark, dégradant considérablement les performances électro-optiques du capteur. Ainsi, dans le but d'éliminer le Idark et d'augmenter l'efficacité de collecte et de confinement des photoporteurs au sein de la photodiode, la passivation de ces interfaces par l'introduction d'une jonction fortement dopée a été étudiée. D'une part, la passivation de la face arrière a été réalisée par implantation ionique activée par recuit laser pulsé. Grâce à un traitement très court et localisé, le recuit laser a démontré sa capacité à réaliser des jonctions minces et très abruptes. Une très bonne qualité cristalline ainsi que des taux d'activation avoisinant les 100% ont pu être atteint dans le mode fusion. Le mode sous-fusion quant à lui permet d'obtenir des résultats prometteurs en multipliant le nombre de tir laser. Les résultats électriques ont permis de distinguer les conditions optimales d'implantation et de recuit pour l'achèvement d'un faible niveau de Idark comparable à la référence en vigueur ainsi qu'une bonne sensibilité. Le deuxième axe d'étude s'est intéressé à la passivation des flancs des DTI par épitaxie sélective dopée in-situ. Des dépôts très uniformes de la cavité accompagnés d'une très bonne conformité de dopage le long des tranchées ont pu être réalisés. Les résultats sur lot électrique ont montré un très faible niveau de Idark supplantant la référence en vigueur / In order to maintain or enhance the electro-optical performances while decreasing the pixel size, advanced CMOS Image Sensors (CIS) requires the implementation of new architectures. For this purpose, deep trenches for pixel isolation (DTI) and backside illumination (BSI) have been introduced as ones of the most promising candidates. The major challenge of these architectures is the high dark current level (Idark) due to the generation/recombination centers present at both, DTI sidewalls and backside surfaces. Therefore, the creation of very shallow doped junctions at these surfaces reducing Idark and further crosstalk by drifting the photo-generated carriers to the photodiode region appears as key process step for introducing these architectures. For the backside surface passivation, a very shallow doped layer can be achieved by low-energy implantation followed by very short and localized heating provided by pulsed laser annealing (PLA). In the melt regime, box-shaped profiles with activation rates close to 100% and excellent crystalline quality have been achieved. The non-melt regime shows some potential, especially for multiple pulse conditions. In the optimal process conditions, very low level of Idark comparable to the standard reference has been achieved. In the other side, the passivation of DTI sidewalls has been performed by in-situ doped Epitaxy. Deposited layers with good uniformity and doping conformity all along the DTI cavity have been achieved. The electrical results show Idark values lower than the standard reference