Este trabalho apresenta o estudo da influência do tensionamento mecânico (strain) no efeito de abaixamento de barreira induzido pelo dreno (DIBL) em dispositivos SOI FinFETs de porta tripla com e sem crescimento seletivo epitaxial. Também é analisada a influência do uso de crescimento seletivo epitaxial nesses dispositivos em relação ao efeito de canal curto mencionado. O uso de transistores verticais de múltiplas portas tem permitido a continuidade do escalamento dos dispositivos, apresentando melhora nos níveis de corrente bem como a supressão dos efeitos de canal curto. No entanto, ao reduzir a largura do canal, aumenta-se a resistência total do transistor, diminuindo seu desempenho. A fim de melhorar essa característica, as técnicas de tensionamento mecânico e crescimento de fonte e dreno tem sido empregadas. No primeiro caso, ao se deformar mecanicamente a estrutura do canal, altera-se o arranjo das camadas eletrônicas que ocasiona o aumento da mobilidade dos portadores. Conseqüentemente, a corrente aumenta tal como a transcondutância do dispositivo. A técnica de crescimento de fonte e dreno chamada de crescimento seletivo epitaxial (SEG) tem como finalidade reduzir ainda mais a resistência elétrica total da estrutura, uma vez que a área dessas regiões aumenta, possibilitando o aumento das áreas de contato, que são responsáveis pela maior parcela da resistência total. Esse trabalho baseia-se em resultados experimentais e simulações numéricas tridimensionais que analisam o comportamento dos transistores com as tecnologias acima apresentadas em função do efeito de DIBL. / This work presents a study about the influence of strain in the drain induced barrier lowering effect (DIBL) in triple gate SOI FinFETs. Also it is analyzed the selective epitaxial growth used in that structures, comparing their behavior in relation to DIBL effect. Using the vertical multi-gate devices become possible the downscale whereas they present higher current level and suppressed short channel effects. However, reducing the channel width, the transistors total resistance increases and consequently its performance decreases. In order to improve this feature, the strained technology and the Source/Drains growth technique has been employed. In the first case, the mechanical deformation causes a change in the electron shell, which improves the carrier mobility. Consequently, the current level and the transconductance also improve. The selective epitaxial growth technique aims to reduce the devices total resistance since these regions areas increase, allowing large contacts which are responsible for the main parcel of the total resistance. This work is based on experimental results and tridimensional simulations that analyze the transistor behavior using the technologies above presented as a function of DIBL effect.

Este trabalho apresenta o estudo da influência do tensionamento mecânico (strain) no efeito de abaixamento de barreira induzido pelo dreno (DIBL) em dispositivos SOI FinFETs de porta tripla com e sem crescimento seletivo epitaxial. Também é analisada a influência do uso de crescimento seletivo epitaxial nesses dispositivos em relação ao efeito de canal curto mencionado. O uso de transistores verticais de múltiplas portas tem permitido a continuidade do escalamento dos dispositivos, apresentando melhora nos níveis de corrente bem como a supressão dos efeitos de canal curto. No entanto, ao reduzir a largura do canal, aumenta-se a resistência total do transistor, diminuindo seu desempenho. A fim de melhorar essa característica, as técnicas de tensionamento mecânico e crescimento de fonte e dreno tem sido empregadas. No primeiro caso, ao se deformar mecanicamente a estrutura do canal, altera-se o arranjo das camadas eletrônicas que ocasiona o aumento da mobilidade dos portadores. Conseqüentemente, a corrente aumenta tal como a transcondutância do dispositivo. A técnica de crescimento de fonte e dreno chamada de crescimento seletivo epitaxial (SEG) tem como finalidade reduzir ainda mais a resistência elétrica total da estrutura, uma vez que a área dessas regiões aumenta, possibilitando o aumento das áreas de contato, que são responsáveis pela maior parcela da resistência total. Esse trabalho baseia-se em resultados experimentais e simulações numéricas tridimensionais que analisam o comportamento dos transistores com as tecnologias acima apresentadas em função do efeito de DIBL. / This work presents a study about the influence of strain in the drain induced barrier lowering effect (DIBL) in triple gate SOI FinFETs. Also it is analyzed the selective epitaxial growth used in that structures, comparing their behavior in relation to DIBL effect. Using the vertical multi-gate devices become possible the downscale whereas they present higher current level and suppressed short channel effects. However, reducing the channel width, the transistors total resistance increases and consequently its performance decreases. In order to improve this feature, the strained technology and the Source/Drains growth technique has been employed. In the first case, the mechanical deformation causes a change in the electron shell, which improves the carrier mobility. Consequently, the current level and the transconductance also improve. The selective epitaxial growth technique aims to reduce the devices total resistance since these regions areas increase, allowing large contacts which are responsible for the main parcel of the total resistance. This work is based on experimental results and tridimensional simulations that analyze the transistor behavior using the technologies above presented as a function of DIBL effect.

A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores planares de porta única leva a uma nova era de dispositivos tensionados mecanicamente. Os transistores de múltiplas portas (MuGFET) com canal de silício e o MOSFET planar convencional com canal de germânio são alguns destes promissores dispositivos avançados a receberem o tensionamento mecânico para aumento da mobilidade dos portadores. O tensionamento mecânico uniaxial, biaxial e ambos combinados são analisados através de simulação numérica de processos e dispositivos e medidas experimentais em três técnicas de tensionamento diferentes, além da análise de medidas obtidas de dispositivos experimentais para análise do aumento da mobilidade dos portadores através da transcondutância máxima. A linha de corte 1D de cada componente do tensionamento simulado é estudado de acordo com a sua dependência com a largura, altura, comprimento do canal e materiais utilizados, assim como a influência que as componentes de tensionamento exercem sobre os parâmetros elétricos analógicos, como transcondutância, ganho intrínseco de tensão e frequência de ganho de tensão unitário. A operação dos dispositivos de silício sobre isolante (SOI Silicon On Insulator) MuGFETs de porta tripla com variações no formato da secção transversal do canal do transistor e variações no comprimento e largura da aleta é estudada em casos selecionados. Um completo estudo da distribuição do tensionamento mecânico gerado por tensionamento global e por tensionamento local é realizado em estruturas com aleta retangular e trapezoidal, juntamente com o impacto destas na mobilidade e nos parâmetros analógicos são realizados. Estruturas nMuGFET SOI com comprimento de canal mais curto alcançaram aumentos maiores de mobilidade utilizando-se o tensionamento uniaxial, enquanto que as estruturas com comprimento de canal mais longo retornaram maior mobilidade com o tensionamento biaxial, resultado da diferente efetividade de cada técnica de tensionamento em cada estrutura. Estruturas MOSFETs convencionais planares com tensionadores embutidos na fonte e dreno em canal de germânio para incremento da mobilidade também são analisadas. Simulações numéricas do processo de fabricação são realizadas e calibradas com dispositivos experimentais em transistores tipo n e tipo p, possibilitando o estudo futuro de estruturas MuGFET de germânio. / The fast and growing demand for technologies that enable the reduction of dimensions of planar single gate transistors leads to a new era of mechanically stressed devices. Multiple gate transistors (MuGFET) with silicon channel and planar bulk MOSFET with germanium channel are some of these promising advanced devices to receive the mechanical stress to increase carriers mobility. The uniaxial stress, biaxial stress and both of them combined are analyzed by process and device numerical simulations in three different strain techniques and also the analysis of experimental measurements for analysis of carriers mobility increase through maximum transconductance. The 1D cut line of each simulated stress component is studied according to their dependence on the width, height and length of the channel and the materials used, as well as the influence that stress components causes on analog electrical parameters, such as transconductance, intrinsic voltage gain and unity gain frequency. The operation of silicon-on-insulator (SOI) triple gate MuGFETs with variations in the shape of the cross section of the transistor channel and variations in the length and width of the fin is studied in selected cases. A complete study in the distribution of the mechanical stress generated by the local and global stress is performed in rectangular and trapezoidal fins and also the impact of these on mobility and analog parameters are studied. SOI nMuGFET structures with shorter channel length achieved higher mobility increases using the uniaxial stress, while structures with longer channel lengths returned higher mobility using the biaxial stress, result of the different effectiveness in each stress technique for each structure. Conventional MOSFET structures with embedded stressors in the source and drain regions with germanium channel are also analyzed. Numerical process simulations are realized and calibrated with experimental devices in both n and p type transistors, making possible the future study of MuGFET structures with germanium.

A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores planares de porta única leva a uma nova era de dispositivos tensionados mecanicamente. Os transistores de múltiplas portas (MuGFET) com canal de silício e o MOSFET planar convencional com canal de germânio são alguns destes promissores dispositivos avançados a receberem o tensionamento mecânico para aumento da mobilidade dos portadores. O tensionamento mecânico uniaxial, biaxial e ambos combinados são analisados através de simulação numérica de processos e dispositivos e medidas experimentais em três técnicas de tensionamento diferentes, além da análise de medidas obtidas de dispositivos experimentais para análise do aumento da mobilidade dos portadores através da transcondutância máxima. A linha de corte 1D de cada componente do tensionamento simulado é estudado de acordo com a sua dependência com a largura, altura, comprimento do canal e materiais utilizados, assim como a influência que as componentes de tensionamento exercem sobre os parâmetros elétricos analógicos, como transcondutância, ganho intrínseco de tensão e frequência de ganho de tensão unitário. A operação dos dispositivos de silício sobre isolante (SOI Silicon On Insulator) MuGFETs de porta tripla com variações no formato da secção transversal do canal do transistor e variações no comprimento e largura da aleta é estudada em casos selecionados. Um completo estudo da distribuição do tensionamento mecânico gerado por tensionamento global e por tensionamento local é realizado em estruturas com aleta retangular e trapezoidal, juntamente com o impacto destas na mobilidade e nos parâmetros analógicos são realizados. Estruturas nMuGFET SOI com comprimento de canal mais curto alcançaram aumentos maiores de mobilidade utilizando-se o tensionamento uniaxial, enquanto que as estruturas com comprimento de canal mais longo retornaram maior mobilidade com o tensionamento biaxial, resultado da diferente efetividade de cada técnica de tensionamento em cada estrutura. Estruturas MOSFETs convencionais planares com tensionadores embutidos na fonte e dreno em canal de germânio para incremento da mobilidade também são analisadas. Simulações numéricas do processo de fabricação são realizadas e calibradas com dispositivos experimentais em transistores tipo n e tipo p, possibilitando o estudo futuro de estruturas MuGFET de germânio. / The fast and growing demand for technologies that enable the reduction of dimensions of planar single gate transistors leads to a new era of mechanically stressed devices. Multiple gate transistors (MuGFET) with silicon channel and planar bulk MOSFET with germanium channel are some of these promising advanced devices to receive the mechanical stress to increase carriers mobility. The uniaxial stress, biaxial stress and both of them combined are analyzed by process and device numerical simulations in three different strain techniques and also the analysis of experimental measurements for analysis of carriers mobility increase through maximum transconductance. The 1D cut line of each simulated stress component is studied according to their dependence on the width, height and length of the channel and the materials used, as well as the influence that stress components causes on analog electrical parameters, such as transconductance, intrinsic voltage gain and unity gain frequency. The operation of silicon-on-insulator (SOI) triple gate MuGFETs with variations in the shape of the cross section of the transistor channel and variations in the length and width of the fin is studied in selected cases. A complete study in the distribution of the mechanical stress generated by the local and global stress is performed in rectangular and trapezoidal fins and also the impact of these on mobility and analog parameters are studied. SOI nMuGFET structures with shorter channel length achieved higher mobility increases using the uniaxial stress, while structures with longer channel lengths returned higher mobility using the biaxial stress, result of the different effectiveness in each stress technique for each structure. Conventional MOSFET structures with embedded stressors in the source and drain regions with germanium channel are also analyzed. Numerical process simulations are realized and calibrated with experimental devices in both n and p type transistors, making possible the future study of MuGFET structures with germanium.