Este trabalho apresenta um estudo da influência do crescimento epitaxial seletivo (SEG) em dispositivos tensionados mecanicamente (strain) em transistores SOI MuGFET de porta tripla. Com a evolução da tecnologia de integração de transistores, alguns efeitos parasitários são eliminados ou diminuídos, porém outros novos surgem. A tecnologia SOI MuGFETs disponibiliza dispositivos de múltiplas portas, tridimensionais. Nesses dispositivos, há um aumento da resistência de contato dos terminais devido ao estreitamento da região de canal, tornando esta resistência significativa em relação à resistência total. A utilização do Crescimento Epitaxial Seletivo (SEG) é uma das opções para diminuir a resistência total, elevando a região de fonte e dreno, causando o aumento da área de contato, diminuindo essa resistência parasitária. Em contrapartida, a utilização dos canais tensionados Uniaxiais, por filme de Si3N4, pela técnica de CESL, que é uma opção de melhora da transcondutância, mas em conjunto com o SEG afasta essa a camada de nitreto, tornando em determinada altura prejudicial ao invés de benéfico. Este trabalho foi realizado baseado em resultados experimentais e em simulações numéricas, mecânicas e elétricas de dispositivos, variando as tecnologias de tensionamento mecânico nos dispositivos com e sem SEG. Variou-se a altura do SEG em simulações, possibilitando extrapolar e obter resultados que de forma experimental não foram possíveis, permitindo um entendimento físico do fenômeno estudado. O resultados obtidos das diferentes tecnologias com e sem o uso de SEG mostraram que, em transistores SOI MuGFETs de porta tripla, o crescimento seletivo epitaxial nos dispositivos com tensão uniaxial piora a transcondutância máxima para dispositivos abaixo de 200nm de comprimento de canal, mas em contra partida torna mais prolongado o efeito pelos dispositivos acima dessa dimensão, como pode ser comprovado nos resultados obtidos. / This paper presents the study of the influence of selective epitaxial growth (SEG) devices mechanically strained (strain) in SOI transistors MuGFET triple gate. With the evolution of integration technology of transistors, some parasitic effects are eliminated or reduced, but new ones arise. MuGFETs SOI technology, devices are multiple ports, three-dimensional, these devices there is an increase in contact resistance of terminals due to the narrowing of the channel region, making considered in relation to total resistance. Use of Selective Epitaxial Growth (SEG) is one of the options to reduce the total resistance, raising the source and drain region, causing increased contact area by reducing the parasitic resistance. In contrast, the use of uniaxial strained channel by a film of Si3N4 by CESL technique is an option for improvement in transconductance, but in conjunction with the SEG away this layer of nitride, making it at some point or detrimental rather than beneficial. This study was based on experimental results and numerical simulations, mechanical and electrical devices of varying technologies in mechanical tensioning devices with and without FES, the height was varied in simulations of the FES, allowing extrapolate and obtain results that way trial was not possible, allowing a physical understanding of the phenomenon. The results of the different technologies with and without the use of FES showed that in SOI transistors MuGFETs triple gate, the selective epitaxial growth in uniaxial strained devices tends to worsen the maximum transconductance for devices below 200nm channel length, but against departure becomes more unrelenting effect on the devices above this size. As can be evidenced in the results obtained.

O transistor de efeito de campo por aletas de porta tripla de corpo (Bulk-FinFET) é um dispositivo com aplicações comerciais e possui algumas vantagens sobre os FinFETs de porta tripla SOI (Silício sobre Isolante - Silicon on Insulator). Estas vantagens são devidas ao custo da lâmina mais competitivo e maior quantidade de fabricantes de lâmina de silício, além da compatibilidade com processos de tecnologias convencionais de substrato de silício e melhor dissipação térmica. Aplicações aeroespaciais estão sujeitas à incidência das radiações ionizantes de partículas e eletromagnéticas. Os efeitos permanentes das radiações ionizantes criam cargas positivas nos óxidos dos transistores. São afetados os óxidos de porta e os óxidos de isolação, podendo levar os transistores a degradação e falha. Neste trabalho foi avaliado o impacto das radiações ionizantes de prótons de 60 MeV em FinFETs de porta tripla de corpo. O seu desempenho elétrico em aplicações de CIs CMOS analógicos após as radiações ionizantes comparando-os com dispositivos não radiados. Esta radiação possui de uma energia radiante bem maior que as radiações ionizantes presentes nas regiões do espaço visando o estudo do pior caso. Por isso se estes dispositivos funcionarem com essas radiações ionizantes extremas, acreditamos que irão funcionar nas regiões que contêm as radiações ionizantes naturais. Foram estudados FinFET\'s do tipo-n e do tipo-p. Os dispositivos estudados foram irradiados não polarizados. Foram extraídas curvas da corrente de dreno em função da tensão aplicada na porta em baixos e altos campos elétricos longitudinais e verticais e avaliado o comportamento dos dispositivos nas regiões de corte e condução. Foi medida também a curva da corrente de dreno em função da tensão aplicada no dreno para a obtenção dos principais parâmetros analógicos, como o ganho de tensão intrínseco, a transcondutância máxima em saturação e a condutância de saída. Todas as curvas foram extraídas para FinFETs de porta tripla de corpo com deferentes dimensões de comprimentos de canal (35, 70, 130 e 1000 nm) e diferentes larguras das aletas (20, 130 e 1000 nm). Devido às cargas induzidas no óxido de isolação pelas radiações ionizantes de prótons, os dispositivos com larguras das aletas mais estreitas apresentaram altas correntes de fuga no dreno na região de corte, tanto com campo elétrico longitudinal decorrente de uma polarização de dreno de 50 mV, quanto para campo elétrico longitudinal decorrente de uma tensão de dreno de 800 mV. Foi observado também, reduções nos valores das tensões de limiar nos dispositivos radiados em torno de 50 mV nos dispositivos estudados quando comparado as condições dos dispositivos pré-radiados. Nos parâmetros analógicos, houve redução significativa no ganho intrínseco de tensão nos dispositivos do tipo-n com maior comprimento de canal após as radiações ionizantes, ao comparar com dispositivos não radiados. O ganho intrínseco de tensão nos dispositivos tipo-n não radiado com comprimento de canal de 1000 nm é em torno de 55 dB. Este valor foi reduzido para cerca de 40 dB nos dispositivos com comprimento de canal de 1000 nm após a radiação. A principal influência na degradação do ganho intrínseco de tensão se deve a alteração da condutância de saída nos dispositivos radiados com comprimento de canal de 1000 nm. / The bulk triple gate fin field effect transistor (Bulk-FinFET) is a devie with comercial aplication and have some advantages versus triple gate SOI (silicon on insulator) FinFET. These advantages are due the low cost of wafer and more quantity of manufacturers; also process more compatible with conventional technologies of silicon substrate and better thermal dissipation. Aerospace applications are subject to particles and electromagnetic ionizing radiation. The permanent effects of ionizing radiation create positive charges on transistor oxide. The gate and isolation oxide are affect by ionizing radiation can lead degrade and failures. This work evaluates the influence of 60 MeV proton ionizing radiation in bulk FinFETs. The electrical performance on analogs CMOS ICs application after ionizing radiation when compared with non-radiated devices. This radiation has a radiant energy higher than ionizing radiation present on space regions, so this work looks the worst case. So if these devices work with these extreme ionizing radiations, these devices will work in natural environment. It was studied n type and p type FinFETs. The studied devices were irradiated non polarized. It were extracted figures of drain current in function of gate voltage in low and high, longitudinal and vertical electrical field, was evaluated the devices behavior on off and conduction region. The extracted, also, the figure of drain in function of gate voltage to obtain the main analog parameters, like intrinsic voltage gain, maximum transconductance in saturation and output conductance. All the figures was extracted for tri gate bulk FinFETs with different channel length dimensions (35, 70, 130 and 1000 nm) and different weight fins (20, 130 and 1000 nm). Due induced charges on isolation oxide by proton ionizing radiation, the devices with narrow fins presented high leakage current on off region, in both longitudinal electrical fields, with 50 mV and 800mV polarization in drain voltage. It was observed also, reduction on threshold voltage on radiated devices around 50 mV if compared with non-radiated devices. In the analog parameters has a significant reduction on voltage intrinsic gain on largest channel length n type devices after ionizing radiation when compared with non-radiated devices. The intrinsic voltage gain on non-radiated n type devices with 1000 nm of channel length is around of 55 dB and this value was reduced to 40 dB on 1000 nm of channel length radiated devices. The main influence on voltage intrinsic gain degradation due to change on output conduction on 1000 nm of channel length radiated devices.

Este trabalho apresenta um estudo da influência do crescimento epitaxial seletivo (SEG) em dispositivos tensionados mecanicamente (strain) em transistores SOI MuGFET de porta tripla. Com a evolução da tecnologia de integração de transistores, alguns efeitos parasitários são eliminados ou diminuídos, porém outros novos surgem. A tecnologia SOI MuGFETs disponibiliza dispositivos de múltiplas portas, tridimensionais. Nesses dispositivos, há um aumento da resistência de contato dos terminais devido ao estreitamento da região de canal, tornando esta resistência significativa em relação à resistência total. A utilização do Crescimento Epitaxial Seletivo (SEG) é uma das opções para diminuir a resistência total, elevando a região de fonte e dreno, causando o aumento da área de contato, diminuindo essa resistência parasitária. Em contrapartida, a utilização dos canais tensionados Uniaxiais, por filme de Si3N4, pela técnica de CESL, que é uma opção de melhora da transcondutância, mas em conjunto com o SEG afasta essa a camada de nitreto, tornando em determinada altura prejudicial ao invés de benéfico. Este trabalho foi realizado baseado em resultados experimentais e em simulações numéricas, mecânicas e elétricas de dispositivos, variando as tecnologias de tensionamento mecânico nos dispositivos com e sem SEG. Variou-se a altura do SEG em simulações, possibilitando extrapolar e obter resultados que de forma experimental não foram possíveis, permitindo um entendimento físico do fenômeno estudado. O resultados obtidos das diferentes tecnologias com e sem o uso de SEG mostraram que, em transistores SOI MuGFETs de porta tripla, o crescimento seletivo epitaxial nos dispositivos com tensão uniaxial piora a transcondutância máxima para dispositivos abaixo de 200nm de comprimento de canal, mas em contra partida torna mais prolongado o efeito pelos dispositivos acima dessa dimensão, como pode ser comprovado nos resultados obtidos. / This paper presents the study of the influence of selective epitaxial growth (SEG) devices mechanically strained (strain) in SOI transistors MuGFET triple gate. With the evolution of integration technology of transistors, some parasitic effects are eliminated or reduced, but new ones arise. MuGFETs SOI technology, devices are multiple ports, three-dimensional, these devices there is an increase in contact resistance of terminals due to the narrowing of the channel region, making considered in relation to total resistance. Use of Selective Epitaxial Growth (SEG) is one of the options to reduce the total resistance, raising the source and drain region, causing increased contact area by reducing the parasitic resistance. In contrast, the use of uniaxial strained channel by a film of Si3N4 by CESL technique is an option for improvement in transconductance, but in conjunction with the SEG away this layer of nitride, making it at some point or detrimental rather than beneficial. This study was based on experimental results and numerical simulations, mechanical and electrical devices of varying technologies in mechanical tensioning devices with and without FES, the height was varied in simulations of the FES, allowing extrapolate and obtain results that way trial was not possible, allowing a physical understanding of the phenomenon. The results of the different technologies with and without the use of FES showed that in SOI transistors MuGFETs triple gate, the selective epitaxial growth in uniaxial strained devices tends to worsen the maximum transconductance for devices below 200nm channel length, but against departure becomes more unrelenting effect on the devices above this size. As can be evidenced in the results obtained.

O transistor de efeito de campo por aletas de porta tripla de corpo (Bulk-FinFET) é um dispositivo com aplicações comerciais e possui algumas vantagens sobre os FinFETs de porta tripla SOI (Silício sobre Isolante - Silicon on Insulator). Estas vantagens são devidas ao custo da lâmina mais competitivo e maior quantidade de fabricantes de lâmina de silício, além da compatibilidade com processos de tecnologias convencionais de substrato de silício e melhor dissipação térmica. Aplicações aeroespaciais estão sujeitas à incidência das radiações ionizantes de partículas e eletromagnéticas. Os efeitos permanentes das radiações ionizantes criam cargas positivas nos óxidos dos transistores. São afetados os óxidos de porta e os óxidos de isolação, podendo levar os transistores a degradação e falha. Neste trabalho foi avaliado o impacto das radiações ionizantes de prótons de 60 MeV em FinFETs de porta tripla de corpo. O seu desempenho elétrico em aplicações de CIs CMOS analógicos após as radiações ionizantes comparando-os com dispositivos não radiados. Esta radiação possui de uma energia radiante bem maior que as radiações ionizantes presentes nas regiões do espaço visando o estudo do pior caso. Por isso se estes dispositivos funcionarem com essas radiações ionizantes extremas, acreditamos que irão funcionar nas regiões que contêm as radiações ionizantes naturais. Foram estudados FinFET\'s do tipo-n e do tipo-p. Os dispositivos estudados foram irradiados não polarizados. Foram extraídas curvas da corrente de dreno em função da tensão aplicada na porta em baixos e altos campos elétricos longitudinais e verticais e avaliado o comportamento dos dispositivos nas regiões de corte e condução. Foi medida também a curva da corrente de dreno em função da tensão aplicada no dreno para a obtenção dos principais parâmetros analógicos, como o ganho de tensão intrínseco, a transcondutância máxima em saturação e a condutância de saída. Todas as curvas foram extraídas para FinFETs de porta tripla de corpo com deferentes dimensões de comprimentos de canal (35, 70, 130 e 1000 nm) e diferentes larguras das aletas (20, 130 e 1000 nm). Devido às cargas induzidas no óxido de isolação pelas radiações ionizantes de prótons, os dispositivos com larguras das aletas mais estreitas apresentaram altas correntes de fuga no dreno na região de corte, tanto com campo elétrico longitudinal decorrente de uma polarização de dreno de 50 mV, quanto para campo elétrico longitudinal decorrente de uma tensão de dreno de 800 mV. Foi observado também, reduções nos valores das tensões de limiar nos dispositivos radiados em torno de 50 mV nos dispositivos estudados quando comparado as condições dos dispositivos pré-radiados. Nos parâmetros analógicos, houve redução significativa no ganho intrínseco de tensão nos dispositivos do tipo-n com maior comprimento de canal após as radiações ionizantes, ao comparar com dispositivos não radiados. O ganho intrínseco de tensão nos dispositivos tipo-n não radiado com comprimento de canal de 1000 nm é em torno de 55 dB. Este valor foi reduzido para cerca de 40 dB nos dispositivos com comprimento de canal de 1000 nm após a radiação. A principal influência na degradação do ganho intrínseco de tensão se deve a alteração da condutância de saída nos dispositivos radiados com comprimento de canal de 1000 nm. / The bulk triple gate fin field effect transistor (Bulk-FinFET) is a devie with comercial aplication and have some advantages versus triple gate SOI (silicon on insulator) FinFET. These advantages are due the low cost of wafer and more quantity of manufacturers; also process more compatible with conventional technologies of silicon substrate and better thermal dissipation. Aerospace applications are subject to particles and electromagnetic ionizing radiation. The permanent effects of ionizing radiation create positive charges on transistor oxide. The gate and isolation oxide are affect by ionizing radiation can lead degrade and failures. This work evaluates the influence of 60 MeV proton ionizing radiation in bulk FinFETs. The electrical performance on analogs CMOS ICs application after ionizing radiation when compared with non-radiated devices. This radiation has a radiant energy higher than ionizing radiation present on space regions, so this work looks the worst case. So if these devices work with these extreme ionizing radiations, these devices will work in natural environment. It was studied n type and p type FinFETs. The studied devices were irradiated non polarized. It were extracted figures of drain current in function of gate voltage in low and high, longitudinal and vertical electrical field, was evaluated the devices behavior on off and conduction region. The extracted, also, the figure of drain in function of gate voltage to obtain the main analog parameters, like intrinsic voltage gain, maximum transconductance in saturation and output conductance. All the figures was extracted for tri gate bulk FinFETs with different channel length dimensions (35, 70, 130 and 1000 nm) and different weight fins (20, 130 and 1000 nm). Due induced charges on isolation oxide by proton ionizing radiation, the devices with narrow fins presented high leakage current on off region, in both longitudinal electrical fields, with 50 mV and 800mV polarization in drain voltage. It was observed also, reduction on threshold voltage on radiated devices around 50 mV if compared with non-radiated devices. In the analog parameters has a significant reduction on voltage intrinsic gain on largest channel length n type devices after ionizing radiation when compared with non-radiated devices. The intrinsic voltage gain on non-radiated n type devices with 1000 nm of channel length is around of 55 dB and this value was reduced to 40 dB on 1000 nm of channel length radiated devices. The main influence on voltage intrinsic gain degradation due to change on output conduction on 1000 nm of channel length radiated devices.

A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores planares de porta única leva a uma nova era de dispositivos tensionados mecanicamente. Os transistores de múltiplas portas (MuGFET) com canal de silício e o MOSFET planar convencional com canal de germânio são alguns destes promissores dispositivos avançados a receberem o tensionamento mecânico para aumento da mobilidade dos portadores. O tensionamento mecânico uniaxial, biaxial e ambos combinados são analisados através de simulação numérica de processos e dispositivos e medidas experimentais em três técnicas de tensionamento diferentes, além da análise de medidas obtidas de dispositivos experimentais para análise do aumento da mobilidade dos portadores através da transcondutância máxima. A linha de corte 1D de cada componente do tensionamento simulado é estudado de acordo com a sua dependência com a largura, altura, comprimento do canal e materiais utilizados, assim como a influência que as componentes de tensionamento exercem sobre os parâmetros elétricos analógicos, como transcondutância, ganho intrínseco de tensão e frequência de ganho de tensão unitário. A operação dos dispositivos de silício sobre isolante (SOI Silicon On Insulator) MuGFETs de porta tripla com variações no formato da secção transversal do canal do transistor e variações no comprimento e largura da aleta é estudada em casos selecionados. Um completo estudo da distribuição do tensionamento mecânico gerado por tensionamento global e por tensionamento local é realizado em estruturas com aleta retangular e trapezoidal, juntamente com o impacto destas na mobilidade e nos parâmetros analógicos são realizados. Estruturas nMuGFET SOI com comprimento de canal mais curto alcançaram aumentos maiores de mobilidade utilizando-se o tensionamento uniaxial, enquanto que as estruturas com comprimento de canal mais longo retornaram maior mobilidade com o tensionamento biaxial, resultado da diferente efetividade de cada técnica de tensionamento em cada estrutura. Estruturas MOSFETs convencionais planares com tensionadores embutidos na fonte e dreno em canal de germânio para incremento da mobilidade também são analisadas. Simulações numéricas do processo de fabricação são realizadas e calibradas com dispositivos experimentais em transistores tipo n e tipo p, possibilitando o estudo futuro de estruturas MuGFET de germânio. / The fast and growing demand for technologies that enable the reduction of dimensions of planar single gate transistors leads to a new era of mechanically stressed devices. Multiple gate transistors (MuGFET) with silicon channel and planar bulk MOSFET with germanium channel are some of these promising advanced devices to receive the mechanical stress to increase carriers mobility. The uniaxial stress, biaxial stress and both of them combined are analyzed by process and device numerical simulations in three different strain techniques and also the analysis of experimental measurements for analysis of carriers mobility increase through maximum transconductance. The 1D cut line of each simulated stress component is studied according to their dependence on the width, height and length of the channel and the materials used, as well as the influence that stress components causes on analog electrical parameters, such as transconductance, intrinsic voltage gain and unity gain frequency. The operation of silicon-on-insulator (SOI) triple gate MuGFETs with variations in the shape of the cross section of the transistor channel and variations in the length and width of the fin is studied in selected cases. A complete study in the distribution of the mechanical stress generated by the local and global stress is performed in rectangular and trapezoidal fins and also the impact of these on mobility and analog parameters are studied. SOI nMuGFET structures with shorter channel length achieved higher mobility increases using the uniaxial stress, while structures with longer channel lengths returned higher mobility using the biaxial stress, result of the different effectiveness in each stress technique for each structure. Conventional MOSFET structures with embedded stressors in the source and drain regions with germanium channel are also analyzed. Numerical process simulations are realized and calibrated with experimental devices in both n and p type transistors, making possible the future study of MuGFET structures with germanium.

O objetivo principal deste trabalho é o estudo de transistores MuGFETs de porta tripla de Corpo de canal tipo-n com e sem a aplicação da configuração DTMOS. Este estudo será realizado através de simulações numéricas tridimensionais e por caracterizações elétricas. A corrente de dreno, a transcondutância, a resistência, a tensão de limiar, a inclinação de sublimiar e a Redução da Barreira Induzida pelo Dreno (DIBL) serão analisadas em modo DTMOS e em configuração de polarização convencional. Importantes figuras de mérito para o desempenho analógico como transcondutância-sobre-corrente de dreno, a condutância de saída, a tensão Early e o ganho de tensão intrínseco serão estudados tanto experimentalmente como através de simulações numéricas tridimensionais para diferentes concentrações de dopantes no canal. Os resultados indicam que a configuração DTMOS apresenta as características elétricas superiores (4 e 10 %) e maior eficiência dos transistores. Além disso, os dispositivos DTMOS com alta concentração de dopantes no canal apresentaram um desempenho analógico muito melhor quando comparados ao transistor de porta tripla de Corpo em modo de operação convencional. O ruído de baixa frequência (LF) é pela primeira vez experimentalmente analisado na região linear e saturação. A origem do ruído é analisada de maneira a compreender os mecanismos físicos envolvidos neste tipo de ruído. As medições mostraram que os espectros do sinal dos dispositivos de porta tripla de Corpo e DTMOS são compostos por flutuações referentes ao número de portadores devido ao ruído flicker e por ondas de ruído de geração e recombinação no dielétrico de porta que se torna maior com o aumento da tensão de porta. No entanto, o principal fato desta análise é que o dispositivo DTMOS apresentou praticamente a mesma magnitude do ruído LF na região linear e de saturação que o dispositivo de Corpo. A energia de 60 MeV na fluência de p/1012 cm-2 de radiações de prótons é também estudada experimentalmente em termos das características elétricas, desempenho do analógico e ruído LF nos dispositivos de porta tripla de Corpo e DTMOS. Os resultados indicam que combinado com as suas melhores características elétricas e um ótimo desempenho analógico do DTMOS, faz o transistor de porta tripla de Corpo um candidato muito competitivo para aplicações analógicas em ruído de baixa frequência antes e depois da irradiação. A vantagem da técnica DTMOS em transistores de porta tripla em ambientes onde os dispositivos têm de suportar alta radiação é devido à menor penetração do campo de dreno que reduz o efeito das cargas induzidas pelo óxido de isolação (STI). Finalmente, o transistor de Corpo de porta tripla de canal tipo-n é experimentalmente estudado como célula de memória, isto é, como 1T-DRAM (Memória de Acesso Aleatório Dinâmico com 1 transistor). Para escrever e ler 1 é utilizado um modo de programação que utiliza o efeito do transistor bipolar parasitário (BJT) enquanto a polarização direta da junção do corpo e do dreno é usada para escrever 0. As correntes de leitura e escrita aumentam com o aumento da tensão do corpo (VB) porque as cargas induzidas pelo efeito BJT é armazenada dentro da aleta. Quando o corpo do transistor está flutuante, o dispositivo retém mais cargas dentro da sua aleta. Além disso, transistor de Corpo pode ser utilizado como 1T-DRAM com eletrodo de porta e substrato flutuando. Neste caso, o dispositivo funciona como um biristor (sem porta). / The main goal of this work is to investigate the n-channel MuGFETs (triple-gate) Bulk transistors with and without the application of DTMOS operation. This work will be done through three-dimensional numerical simulation and by electrical characterizations. The drain current, transconductance, resistance, threshold voltage, subthreshold swing and Drain Induced Barrier Lowering (DIBL) will be analyzed in the DTMOS mode and the standard biasing configuration. Important figures of merit for the analog performance such as transconductance-over-drain current, output conductance, Early voltage and intrinsic voltage gain will be studied experimentally and through three-dimensional numerical simulations for different channel doping concentrations. The results indicate that the DTMOS configuration has superior electrical characteristics (4 e 10 %) and higher transistor efficiency. In addition, DTMOS devices with a high channel doping concentration exhibit much better analog performance compared to the normal operation mode. Low-Frequency (LF) noise is for the first time experimentally investigated in linear and saturation region. The origin of the noise will be analyzed in order to understand the physical mechanisms involved in this type of noise. Measurements showed that the signal spectra for Bulk and DTMOS are composed of number fluctuations related flicker noise with on top generation and recombination noise humps, which become more pronounced at higher gate voltage. However, the most important finding is the fact that DTMOS devices showed practically the same LF noise magnitude in linear and saturation region than standard Bulk device. Proton irradiation with energy of 60 MeV and fluence of p/1012 cm-2 is also experimentally studied in terms of electric characteristic, analog performance and the LF noise in Bulk and DTMOS triple gate devices. The results indicate that the combined of the better electrical characteristics and an excellent analog performance of DTMOS devices, makes it a very competitive candidate for low-noise RF analog applications before and after irradiation. The advantage of dynamic threshold voltage in triple gate transistors in environments where the devices have to withstand high-energy radiation is due to its lower drain electric field penetration that lowers the effect of the radiation-induced charges in the STI (shallow trench isolation) regions adjacent to the fin. Finally, the n-channel triple gate Bulk device is used for memory application, that is, 1T-DRAM (Dynamic Random Access Memory with 1 Transistor). Bipolar junction transistor (BJT) programming mode is used to write and read 1 while the forward biasing of the body-drain junction is used to write 0. The reading and writing current increases with increasing body bias (VB) because the load induced by the BJT effect is stored within the fin. When the body of the transistor is floating, the device retains more charge within its fin. In addition, transistor could also operate as 1T-DRAM with both gate and bulk contacts floating, which is similar to the biristor (gateless) behavior.

A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores planares de porta única leva a uma nova era de dispositivos tensionados mecanicamente. Os transistores de múltiplas portas (MuGFET) com canal de silício e o MOSFET planar convencional com canal de germânio são alguns destes promissores dispositivos avançados a receberem o tensionamento mecânico para aumento da mobilidade dos portadores. O tensionamento mecânico uniaxial, biaxial e ambos combinados são analisados através de simulação numérica de processos e dispositivos e medidas experimentais em três técnicas de tensionamento diferentes, além da análise de medidas obtidas de dispositivos experimentais para análise do aumento da mobilidade dos portadores através da transcondutância máxima. A linha de corte 1D de cada componente do tensionamento simulado é estudado de acordo com a sua dependência com a largura, altura, comprimento do canal e materiais utilizados, assim como a influência que as componentes de tensionamento exercem sobre os parâmetros elétricos analógicos, como transcondutância, ganho intrínseco de tensão e frequência de ganho de tensão unitário. A operação dos dispositivos de silício sobre isolante (SOI Silicon On Insulator) MuGFETs de porta tripla com variações no formato da secção transversal do canal do transistor e variações no comprimento e largura da aleta é estudada em casos selecionados. Um completo estudo da distribuição do tensionamento mecânico gerado por tensionamento global e por tensionamento local é realizado em estruturas com aleta retangular e trapezoidal, juntamente com o impacto destas na mobilidade e nos parâmetros analógicos são realizados. Estruturas nMuGFET SOI com comprimento de canal mais curto alcançaram aumentos maiores de mobilidade utilizando-se o tensionamento uniaxial, enquanto que as estruturas com comprimento de canal mais longo retornaram maior mobilidade com o tensionamento biaxial, resultado da diferente efetividade de cada técnica de tensionamento em cada estrutura. Estruturas MOSFETs convencionais planares com tensionadores embutidos na fonte e dreno em canal de germânio para incremento da mobilidade também são analisadas. Simulações numéricas do processo de fabricação são realizadas e calibradas com dispositivos experimentais em transistores tipo n e tipo p, possibilitando o estudo futuro de estruturas MuGFET de germânio. / The fast and growing demand for technologies that enable the reduction of dimensions of planar single gate transistors leads to a new era of mechanically stressed devices. Multiple gate transistors (MuGFET) with silicon channel and planar bulk MOSFET with germanium channel are some of these promising advanced devices to receive the mechanical stress to increase carriers mobility. The uniaxial stress, biaxial stress and both of them combined are analyzed by process and device numerical simulations in three different strain techniques and also the analysis of experimental measurements for analysis of carriers mobility increase through maximum transconductance. The 1D cut line of each simulated stress component is studied according to their dependence on the width, height and length of the channel and the materials used, as well as the influence that stress components causes on analog electrical parameters, such as transconductance, intrinsic voltage gain and unity gain frequency. The operation of silicon-on-insulator (SOI) triple gate MuGFETs with variations in the shape of the cross section of the transistor channel and variations in the length and width of the fin is studied in selected cases. A complete study in the distribution of the mechanical stress generated by the local and global stress is performed in rectangular and trapezoidal fins and also the impact of these on mobility and analog parameters are studied. SOI nMuGFET structures with shorter channel length achieved higher mobility increases using the uniaxial stress, while structures with longer channel lengths returned higher mobility using the biaxial stress, result of the different effectiveness in each stress technique for each structure. Conventional MOSFET structures with embedded stressors in the source and drain regions with germanium channel are also analyzed. Numerical process simulations are realized and calibrated with experimental devices in both n and p type transistors, making possible the future study of MuGFET structures with germanium.

O objetivo principal deste trabalho é o estudo de transistores MuGFETs de porta tripla de Corpo de canal tipo-n com e sem a aplicação da configuração DTMOS. Este estudo será realizado através de simulações numéricas tridimensionais e por caracterizações elétricas. A corrente de dreno, a transcondutância, a resistência, a tensão de limiar, a inclinação de sublimiar e a Redução da Barreira Induzida pelo Dreno (DIBL) serão analisadas em modo DTMOS e em configuração de polarização convencional. Importantes figuras de mérito para o desempenho analógico como transcondutância-sobre-corrente de dreno, a condutância de saída, a tensão Early e o ganho de tensão intrínseco serão estudados tanto experimentalmente como através de simulações numéricas tridimensionais para diferentes concentrações de dopantes no canal. Os resultados indicam que a configuração DTMOS apresenta as características elétricas superiores (4 e 10 %) e maior eficiência dos transistores. Além disso, os dispositivos DTMOS com alta concentração de dopantes no canal apresentaram um desempenho analógico muito melhor quando comparados ao transistor de porta tripla de Corpo em modo de operação convencional. O ruído de baixa frequência (LF) é pela primeira vez experimentalmente analisado na região linear e saturação. A origem do ruído é analisada de maneira a compreender os mecanismos físicos envolvidos neste tipo de ruído. As medições mostraram que os espectros do sinal dos dispositivos de porta tripla de Corpo e DTMOS são compostos por flutuações referentes ao número de portadores devido ao ruído flicker e por ondas de ruído de geração e recombinação no dielétrico de porta que se torna maior com o aumento da tensão de porta. No entanto, o principal fato desta análise é que o dispositivo DTMOS apresentou praticamente a mesma magnitude do ruído LF na região linear e de saturação que o dispositivo de Corpo. A energia de 60 MeV na fluência de p/1012 cm-2 de radiações de prótons é também estudada experimentalmente em termos das características elétricas, desempenho do analógico e ruído LF nos dispositivos de porta tripla de Corpo e DTMOS. Os resultados indicam que combinado com as suas melhores características elétricas e um ótimo desempenho analógico do DTMOS, faz o transistor de porta tripla de Corpo um candidato muito competitivo para aplicações analógicas em ruído de baixa frequência antes e depois da irradiação. A vantagem da técnica DTMOS em transistores de porta tripla em ambientes onde os dispositivos têm de suportar alta radiação é devido à menor penetração do campo de dreno que reduz o efeito das cargas induzidas pelo óxido de isolação (STI). Finalmente, o transistor de Corpo de porta tripla de canal tipo-n é experimentalmente estudado como célula de memória, isto é, como 1T-DRAM (Memória de Acesso Aleatório Dinâmico com 1 transistor). Para escrever e ler 1 é utilizado um modo de programação que utiliza o efeito do transistor bipolar parasitário (BJT) enquanto a polarização direta da junção do corpo e do dreno é usada para escrever 0. As correntes de leitura e escrita aumentam com o aumento da tensão do corpo (VB) porque as cargas induzidas pelo efeito BJT é armazenada dentro da aleta. Quando o corpo do transistor está flutuante, o dispositivo retém mais cargas dentro da sua aleta. Além disso, transistor de Corpo pode ser utilizado como 1T-DRAM com eletrodo de porta e substrato flutuando. Neste caso, o dispositivo funciona como um biristor (sem porta). / The main goal of this work is to investigate the n-channel MuGFETs (triple-gate) Bulk transistors with and without the application of DTMOS operation. This work will be done through three-dimensional numerical simulation and by electrical characterizations. The drain current, transconductance, resistance, threshold voltage, subthreshold swing and Drain Induced Barrier Lowering (DIBL) will be analyzed in the DTMOS mode and the standard biasing configuration. Important figures of merit for the analog performance such as transconductance-over-drain current, output conductance, Early voltage and intrinsic voltage gain will be studied experimentally and through three-dimensional numerical simulations for different channel doping concentrations. The results indicate that the DTMOS configuration has superior electrical characteristics (4 e 10 %) and higher transistor efficiency. In addition, DTMOS devices with a high channel doping concentration exhibit much better analog performance compared to the normal operation mode. Low-Frequency (LF) noise is for the first time experimentally investigated in linear and saturation region. The origin of the noise will be analyzed in order to understand the physical mechanisms involved in this type of noise. Measurements showed that the signal spectra for Bulk and DTMOS are composed of number fluctuations related flicker noise with on top generation and recombination noise humps, which become more pronounced at higher gate voltage. However, the most important finding is the fact that DTMOS devices showed practically the same LF noise magnitude in linear and saturation region than standard Bulk device. Proton irradiation with energy of 60 MeV and fluence of p/1012 cm-2 is also experimentally studied in terms of electric characteristic, analog performance and the LF noise in Bulk and DTMOS triple gate devices. The results indicate that the combined of the better electrical characteristics and an excellent analog performance of DTMOS devices, makes it a very competitive candidate for low-noise RF analog applications before and after irradiation. The advantage of dynamic threshold voltage in triple gate transistors in environments where the devices have to withstand high-energy radiation is due to its lower drain electric field penetration that lowers the effect of the radiation-induced charges in the STI (shallow trench isolation) regions adjacent to the fin. Finally, the n-channel triple gate Bulk device is used for memory application, that is, 1T-DRAM (Dynamic Random Access Memory with 1 Transistor). Bipolar junction transistor (BJT) programming mode is used to write and read 1 while the forward biasing of the body-drain junction is used to write 0. The reading and writing current increases with increasing body bias (VB) because the load induced by the BJT effect is stored within the fin. When the body of the transistor is floating, the device retains more charge within its fin. In addition, transistor could also operate as 1T-DRAM with both gate and bulk contacts floating, which is similar to the biristor (gateless) behavior.