Made available in DSpace on 2014-06-12T15:58:18Z (GMT). No. of bitstreams: 2
arquivo3452_1.pdf: 3452194 bytes, checksum: f140ad60d48eddac72b254cec44bfe46 (MD5)
license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5)
Previous issue date: 2011 / O advento das novas tecnologias Very Large Scale Integration (VLSI) e o crescimento
da demanda por produtos eletrônicos no mundo estão trazendo um aumento explosivo na
complexidade dos circuitos eletrônicos. A contrario sensu, o tempo de mercado (time-tomarket)
de um produto eletrônico, e o tempo de projeto necessário para produção e venda de
um sistema estão ficando cada vez menores. Para que o circuito integrado chegue ao mercado
com o funcionamento esperado é necessário realizar testes. Parte desses testes é chamada de
verificação funcional e é a parte do projeto que requer mais tempo de desenvolvimento.
Buscam-se sempre novos métodos que permitam que a verificação funcional seja
realizada de forma ágil, fácil e que proveja uma maior reusabilidade e diminuição da
complexidade na construção do ambiente de simulação, sem interferir negativamente na
qualidade do processo de verificação e do produto. Dessa forma, o uso de uma metodologia
de verificação funcional eficiente e de ferramentas que auxiliem o engenheiro de verificação
funcional é de grande valia.
A metodologia OVM_tpi permite o desenvolvimento de todo o fluxo de construção de
um ambiente de verificação, independente da escolha feita pela equipe desenvolvedora, de
forma que o ambiente de simulação seja gerado antes da implementação do circuito a ser
verificado (Design Under Verification - DUV). Além disso, ataca os principais desafios do
processo de verificação funcional, tempo e custo de desenvolvimento, contribuindo para uma
diminuição da complexidade, reusabilidade, comunicação entre o ambiente com uma interface
bem definida e diminuição no tempo de desenvolvimento de um testbench através do uso de
templates que criam de forma semiautomática partes do ambiente de verificação.
OVM_tpi teve como principal base a metodologia Open Verification Methodology
(OVM), utilizando sua biblioteca para a construção do testbench e o paradigma de linguagem
orientação objeto suportado por SystemVerilog, linguagem criada especialmente para
verificação funcional e design. Sua validação foi através de estudos de casos que
demonstraram a eficácia do seu uso, tanto para circuitos unidirecionais, quanto para
bidirecionais
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.ufpe.br:123456789/2448 |
| Date | 31 January 2011 |
| Creators | CAMARA, Rômulo Calado Pantaleão |
| Contributors | BARROS, Edna Natividade da Silva |
| Publisher | Universidade Federal de Pernambuco |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da UFPE, instname:Universidade Federal de Pernambuco, instacron:UFPE |
| Rights | info:eu-repo/semantics/openAccess |
Page generated in 0.0019 seconds