This dissertation presents the results of research towards a
new computer architectural approach for the construction of
digital signal processors. The new approach is based on a
transport triggered architecture (TTA) and allows for a dataflow
processing mode. The proposed architecture has beed called TAD
(Transport triggered Architecture with Dataflow-extension).
The designed machine is able to execute limited dataflow-graphs using
a single assembly instruction.
The size of the dataflow-graph is limited by the number of available
execution units and communication resources.
To undertake the research a cycle-correct simulator of the proposed
microarchitecture has been designed. Benchmark results of the new
microarchitecture were obtained by executing typical DSP-programs on
the simulator.
The properties of the new architecture and the variants of its
parameters are discussed in the text.
i
Performance data is given on a per-cycle basis. A demonstration
machine for the TAD has been synthesized for a 0.35um CMOS-technology.
Data for area and maximum clock frequency of the design have been
extracted from the routed chip design. / Diese Arbeit stellt die Ergebnisse von Untersuchungen über eine
neue Architekturvariante für digitale Signalverarbeitungsprozessoren
mit transportgesteuerter Architektur (TTA) vor.
Die dazu entworfene Maschine erlaubt es, endliche Datenflussgraphen auf
einen einzelnen Maschinenbefehl abzubilden. Die maximale Größe der
abbildbaren Datenflussgraphen ist dabei durch die Anzahl gleichzeitig
verfügbarer Verarbeitungseinheiten und Kommunikationsresourcen beschränkt.
Die Untersuchungen dazu wurden mit einem taktgenauen Mikroarchitektursimulator
durchgeführt. Die Daten zur Verarbeitungsleistung der Maschine wurden
durch das Ausführen von Lastprogrammen auf diesem Simulator gewonnen.
Der Aufbau und die Eigenschaften der durch den Simulator realisierten
Mikroarchitektur und einige von dieser Implementation abweichende Varianten
werden erläutert.
Da sich Angaben zur Anzahl der Verarbeitungszyklen nicht vergleichen lassen,
ohne dass Informationen zur maximal erreichbaren Taktfrequenz der
Implementation vorliegen, wurde die vorgeschlagene Mikroarchitektur als
integrierter Schaltkreis synthetisiert, um Informationen zu Flächenbedarf
und Laufzeit zu gewinnen. Aus den Entwurfsdaten für den integrierten
Schaltkreis wurden die Verdrahtungs-Kapazitäten extrahiert und daraus die
Information zur maximalen Taktfrequenz gewonnen.
| Identifer | oai:union.ndltd.org:DRESDEN/oai:qucosa.de:bsz:ch1-200200911 |
| Date | 22 July 2002 |
| Creators | Fiedler, Rolf |
| Contributors | TU Chemnitz, Fakultät für Elektrotechnik und Informationstechnik, Klaus Franke, Wolfgang Rehm, Theo Ungerer |
| Publisher | Universitätsbibliothek Chemnitz |
| Source Sets | Hochschulschriftenserver (HSSS) der SLUB Dresden |
| Language | deu |
| Detected Language | German |
| Type | doc-type:doctoralThesis |
| Format | application/pdf, text/plain, application/zip |
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