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Realisierung eines Verilog/VHDL Codegenerators fuer graphisch erfasste Finite State Machines

Description

Es wurden verschieden Kodierungsarten fuer FSMs untersucht,
schwerpunktmaessig Gray Code und andere Arten der hazardfreien
Kodierung.
Ein spezieller Kodierungsalgorithmus zur hazardfreien
Kodierung wurde entwickelt und in eine Entwurfsumgebung
implementiert.
Ein weitere Schwerpunkt der Arbeit sind Codegeneratoren, die
eine Verhaltensbeschreibung der FSM in Verilog oder in VHDL
erzeugen.

Links & Downloads
  1. urn:nbn:de:bsz:ch1-199700155
  2. https://monarch.qucosa.de/id/qucosa%3A17344
  3. https://monarch.qucosa.de/api/qucosa%3A17344/attachment/ATT-0/
  4. https://monarch.qucosa.de/api/qucosa%3A17344/attachment/ATT-1/
  5. https://monarch.qucosa.de/api/qucosa%3A17344/attachment/ATT-2/
Tags
info:eu-repo/classification/ddc/004
ddc:004
VHDL
Beschreibungssprache
Gray Code
Kodierung
Verilog
FSM
ASIC
Additional Fields
Identiferoai:union.ndltd.org:DRESDEN/oai:qucosa:de:qucosa:17344
Date24 March 1997
CreatorsRoy, Diana
ContributorsTechnische Universität Chemnitz
Source SetsHochschulschriftenserver (HSSS) der SLUB Dresden
LanguageGerman
Detected LanguageGerman
Typedoc-type:masterThesis, info:eu-repo/semantics/masterThesis, doc-type:Text
Rightsinfo:eu-repo/semantics/openAccess

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