Les densités d'intégration actuelles des circuits intégrés permettent de disposer de SoC (systèmes sur puce) de plus en plus complexes, intégrant de plus en plus de standards. Par conséquent, le problème des interconnexions entre tous les blocs IP (Intellectual Property) constituant le SoC devient un point critique que les structures de communications actuelles ne parviennent plus à solutionner.<br />Ces problèmes sont notamment liés aux besoins de plus en plus forts en mobilité et en débit dans les architectures de communication actuelles et futures. Ainsi, les solutions à base de NoC (Network on Chip) offrent de bonnes perspectives en terme de bande passante et de flexibilité pour pallier notamment aux limites actuelles des topologies bus. Les travaux de thèse présentés ici portent sur la méthodologie de modélisation et d'exploration d'architectures de réseaux sur puce appliquée aux télécommunications.<br />Le contexte radio-télécommunications étudié est celui proposé dans le cadre du projet Européen 4MORE pour lequel nous avons contribué. Une des contraintes de ce projet était d'intégrer dans un SoC la technique MC-CDMA (Multiple Carrier Code Division Multiple Access) combinant la technique MIMO en utilisant un média de communication innovant.<br />Ainsi, nous avons contribué à cette intégration en proposant une méthodologie de conception permettant d'aider le concepteur dans le choix des différents paramètres caractérisant le NoC pour satisfaire les contraintes temps réel de l'application spécifiées dans le cahier des charges.<br />Ces travaux de thèse ont porté sur la modélisation et l'interconnexion des composants IP constituant la chaîne algorithmique du projet 4MORE afin de les intégrer dans un modèle SystemC du NoC. Par ailleurs, les choix de dimensionnement du réseau et des contraintes de placement des blocs IP sur celui-ci ont un impact important sur les performances globales de l'application. Nous avons mis en place un outil AAA (Adéquation Algorithme Architecture) permettant de réaliser l'adéquation des contraintes de l'application sur l'architecture en minimisant les chemins de communication tout en veillant à ne pas violer les bandes passantes théoriques des liens de communication entre routeurs.<br />Le flot de conception mis en œuvre permet au concepteur de générer le modèle SystemC du NoC et permettra à cours terme de générer le code VHDL associé du modèle SystemC simulé afin d'accélérer les phases de simulation et de donner la possibilité de valider logiciellement et matériellement (cible FPGA) l'architecture avec son application.
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00266880 |
| Date | 21 February 2007 |
| Creators | Delorme, Julien |
| Publisher | INSA de Rennes |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | fra |
| Detected Language | French |
| Type | PhD thesis |
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