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Previous issue date: 2016-07-27 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Over the years, with the as technology advances, the search for improvements in the
performance of computer systems is notable. The computer systems have evolved in
both processing capacity and complexity of the implemented architectures. In such
systems it is crucial to use memories since they are responsible for storing data to be
processed. Considering an ideal environment, the memories should have a unlimited
storage capacity, instant data access and the extremely low cost per bit. But in real
systems the memories do not exhibit these characteristics. Storage capacity, speed and
cost per bit are factors that increase in proportion to each other. One technique that
is used to balance these factors and improve the performance of computer systems
is the memory hierarchy. In the scenario of new technologies and proposals for new
organizations of processors, a model that has been adopted by designers of computer
systems is the use of MPSoCs (multiprocessor systems on chip), which has a higher
energy and computational e ciency. In this scenario with many processing elements,
networks using on-chip (NoC - networks-on-chip) is more e cient use of the buses.
An NoC consists of a set of routers and interconnected channels forming a switched
network. The cores are connected to network terminals and communication occurs
through the exchange of packets. These NoCs have traditionally been exclusively
designed for communication SoCs. However, a project of an unconventional architecture
decided to integrate processing and communication in an NoC. This architecture is
known for IPNoSys. The IPNoSys (Integrated Processing NoC System) architecture is an
unconventional processor that uses networks on chip and implements processing units
and routing to handle and process instructions. It takes advantage of the characteristics
of NoC, such as scalability and parallel communication, for implement e ectively runs
programs that exploit parallelism-level threads. Currently, IPNoSys architecture has
four memory physically distributed at the corners of the network, but represent a
unified addressing. Each memory module is associated with an access unit in charge of
managing it. Given the current organization of IPNoSys memories, this work proposes
to develop a new memory hierarchy system for IPNoSys and investigate the possible
impact on performance and the programming model / Aolongo dos anos,coma ascensão das tecnologias, a busca por melhorias no desempenho
dos sistemas computacionais é algo notável. Os sistemas computacionais evoluíram
tanto em capacidade de processamento como em complexidade das arquiteturas
implementadas. Nesses sistemas é crucial a utilização de memórias uma vez que elas são
responsáveis pelo armazenamento de dados que serão processados. Considerando um
ambiente ideal, as memórias deveriam ter uma capacidade de armazenamento ilimitado,
o acesso de dados imediato e o custo por bit extremamente baixo. Porém nos sistemas
reais as memórias não apresentam essas características. Capacidade de armazenamento,
velocidade e custo por bit são fatores que crescem proporcionalmente entre si. Uma
técnica que é utilizada para balancear esses fatores e melhorar o desempenho dos
sistemas computacionais é a hierarquia de memória. No cenário de novas tecnologias
e propostas de novas organizações de processadores, um modelo que vem sendo
adotada pelos projetistas de sistemas computacionais é o uso de MPSoCs (sistemas
multiprocessados integrados em chip), que apresenta uma maior eficiência energética e
computacional. Nesse cenário com muitos elementos de processamento, a utilização
de redes em chip (NoC - networks-on-chip) se mostra mais eficiente que o uso de
barramentos. Uma NoC consiste em um conjunto de roteadores e canais interligados
formando uma rede chaveada. Os núcleos são conectados aos terminais da rede e
a comunicação ocorre pela troca de pacotes. Essas NoCs foram tradicionalmente
projetadas exclusivamente para a comunicação em SoCs. Entretanto, um projeto de uma
arquitetura não convencional resolveu integrar processamento e comunicação em uma
NoC. Essa arquitetura é conhecida por IPNoSys. A arquitetura IPNoSys (Integrated
Processing NoC System) é um processador não convencional que utiliza redes em chip e
implementa unidades de processamento e roteamento para tratar e processar instruções.
Aproveita as características das NoCs, como escalabilidade e comunicação paralela, para
implementar de maneira eficiente execuções de programas que exploram paralelismo em
nível de threads. Atualmente, a arquitetura IPNoSys possui quatro memórias fisicamente
distribuidas nos cantos da rede, mas que representam um endereçamento unificado.
Cada módulo de memória é associado a uma unidade de acesso que se encarregam
de gerenciá-la. Diante da atual organização de memórias da IPNoSys, esse trabalho
desenvolveu um novo sistema de hierarquia de memórias para o IPNoSys e investigou
os possíveis impactos sobre o desempenho e o modelo de programação / 2017-04-10
| Identifer | oai:union.ndltd.org:IBICT/oai:bdtd.ufersa.edu.br:tede/654 |
| Date | 27 July 2016 |
| Creators | Damasceno, Alexandro Lima |
| Contributors | http://lattes.cnpq.br/5111916887378777, Araújo, Silvio Roberto Fernandes de, Silva, Gustavo Girão Barreto da, Ramos, Karla Darlene Nepomuceno, Silva, Ivan Saraiva |
| Publisher | Universidade Federal Rural do Semi-Árido, Programa de Pós-graduação em Ciência da Computação, UFERSA, Brasil |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da UFERSA, instname:Universidade Federal Rural do Semi-Árido, instacron:UFERSA |
| Rights | info:eu-repo/semantics/openAccess |
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