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Previous issue date: 2016-03-04 / Avan?os na tecnologia de fabrica??o de semicondutores permitiram implementar um sistema computacional completo em um ?nico chip, em ingl?s de System-on-Chip (SoC). SoCs integram m?ltiplos elementos de processamento (PEs), componentes de mem?ria e dispositivos de entrada/sa?da. Este trabalho emprega o termo ingl?s Multiprocessor System-on-Chip (MPSoCs) para um SoC que integra m?ltiplos PEs cooperantes. ? medida que o n?mero de PEs aumenta em um MPSoC, torna-se necess?rio o uso de arquiteturas que proveem escalabilidade e concorr?ncia da comunica??o. A rede intrachip, em ingl?s Network-on-Chip (NoC), que interconecta o sistema atrav?s de roteadores distribu?dos no chip foi proposta para atender estes requisitos. O sistema de interconex?o tamb?m deve prover recursos para atender a comunica??o entre PEs e m?dulos de mem?ria. Infelizmente, trabalhos pr?vios demonstraram que basear toda a comunica??o de mem?ria com uma NoC n?o ? adequado para atender os requisitos de lat?ncia. Al?m disso, muitas propostas baseadas em NoC descartam o suporte ? programa??o do tipo mem?ria compartilhada que permanece um requisito b?sico de aplica??es paralelas. A principal contribui??o deste trabalho ? o projeto e explora??o experimental de MPSoCs 3D com suporte a caches intrachip que empregam uma matriz de chaveamento com suporte ? coer?ncia de cache para comunica??o entre PEs e a hierarquia de mem?ria, e uma NoC para a intercomunica??o de PEs, devido ? sua efici?ncia em transmitir pequenos pacotes e sua escalabilidade. Resultados experimentais foram realizados com o simulador Gem5 utilizando o conjunto de instru??es da ARM e dois benchmarks: PARSEC e NASA NAS. Os resultados foram organizados em tr?s conjuntos de avalia??o: 1. Avalia??o da mem?ria principal utilizando mem?rias emergentes baseadas em tecnologias 3D e duas mem?rias tradicionais para desktops: Double Data Rate (DDR) e Low Power (LP) DDR. Para a pluralidade das aplica??es, mem?rias emergentes resultaram em um impacto igual ou menor que 10% de acr?scimo no tempo de execu??o provendo significativa redu??o no consumo de energia, quando comparadas ?s mem?rias tipo DDR; 2. Avalia??o de caches utilizando cinco arquiteturas de cache e explorando seus efeitos no tempo de execu??o de aplica??es e consumo de energia. Foram exploradas tr?s arquiteturas compartilhadas e duas arquiteturas privadas em caches L2. Para a maioria das aplica??es, a tradicional arquitetura compartilhada da L2 mostrou o melhor tempo de execu??o. Entretanto, para o consumo de energia, as arquiteturas L2 privadas obtiveram os melhores resultados; 3. Avalia??o da escalabilidade do sistema proposto. Os experimentos utilizaram v?rios tamanhos de clusters e aplica??es baseadas em troca de mensagens. / Advances in semiconductor manufacturing technology have allowed implement the whole computing system into a single chip, which is namely System-on-Chip (SoC). SoCs integrate several processing elements (PE), memory components and I/O devices. This work employs the term Multiprocessor Systems-on-Chip (MPSoCs) to SoCs that integrate several cooperating PEs. The increasing quantity of PEs in an MPSoC demands the use of architectures that provide scalability and concurrent communication. The Network-on-Chip (NoC) that interconnects the system through distributed routers has come to tackle these requirements. The interconnection system must also provide resources to fulfil the communication between PEs and memory modules. Unfortunately, previous works have shown that a single packet-based NoC is not well-suited to provide scalability and low latency for cache supported systems. Additionally, many NoC-based designs lack support for a shared-memory programming model that is an essential requirement for most of the parallel applications. The main contribution of this work is the design and experimental exploration of 3D MPSoCs with on-chip cache support that employ a crossbar-based infrastructure for the cache-coherent memory hierarchy, and a packet-based NoC for inter-processor communication, due to its efficiency in travelling small packets and its benefits to ever-increasing scalability requirements. Experimental results performed on the Gem5 simulator using the ARM?s ISA and PARSEC and NASA NAS benchmarks were conducted under three evaluations scenarios: 1. Main memory evaluation using emerging 3D memory technologies and two traditional desktop memories: Double Data Rate (DDR) and mobile Low Power (LP) DDR. For the plurality of the applications, the emerging 3D memory technologies had less or equal than 10% of runtime execution increase providing significant energy saving when compared with DDR memories; 2. Cache evaluation using five cache architectures and exploring its effects on execution runtime and energy consumption. Three shared L2 cache designs and two private L2 cache design were explored. For the majority of the applications evaluated, the traditional shared L2 design had the lowest execution runtime. However, the private L2 designs showed the lowest energy consumption; 3. Scalability evaluation of the proposed system. Experiments using various sizes of clusters and applications based on message exchange.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/6924 |
| Date | 04 March 2016 |
| Creators | Cataldo, Rodrigo Cadore |
| Contributors | Marcon, C?sar Augusto Missio, Matos, D?bora da Silva Motta |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Ci?ncia da Computa??o, PUCRS, Brasil, Faculdade de Inform?tica |
| Source Sets | IBICT Brazilian ETDs |
| Language | English |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 1974996533081274470, 600, 600, 600, -3008542510401149144, 3671711205811204509 |
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