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Uma ferramenta geradora de código Bluespec SystemVerilog a partir de máquina de estados finitos descrita em UML e C / A tool for generating code from Bluespec SystemVerilog based on finite state machine described in UML and C

O contínuo avanço da capacidade dos circuitos integrados e a necessidade de sistemas embarcados cada vez mais complexos para lidar com os problemas atuais, com prazos cada vez mais curtos, estão direcionando o desenvolvimento de sistemas de circuitos integrados para ambientes de alto nível de abstração cada vez mais distantes dos detalhes de hardware. O uso de linguagens de alto nível para auxiliar o desenvolvimento de sistemas embarcados é uma tendência atual pois tal abordagem tende a reduzir a complexidade e o tempo de desenvolvimento. Este trabalho propõe o desenvolvimento de uma nova ferramenta para geração de arquiteturas de hardware em Bluespec em um ambiente gráfico utilizando diagramas da UML. Esta ferramenta permite que o projetista descreva o comportamento utilizando máquina de estados finita no padrão UML 2.0, onde cada estado pode conter a codificação do comportamento com as linguagens Bluespec e C. Dada uma máquina de estados, a mesma é traduzida para a linguagem Bluespec por meio de um compilador e templates. Como resultado, é apresentado a geração de duas arquiteturas de hardware a fim de demonstrar as vantagens e limitações da ferramenta desenvolvida / The continuous advancement of integrated circuits capacity and the need for embedded systems even more complex to deal with current problems, with shorter time-to-market, are driving the development of integrated circuits systems to environments with high level abstraction more and more distant from the hardware details. The use of high level languages to assist the embedded systems development is a current trend for such an approach tends to reduce the complexity and development time. This work proposes the development of a new tool in Bluespec to generate hardware architectures in a graphical environment using UML diagrams. This tool allows the designer to describe the behavior using finite state machine in UML 2.0 standard, where each state can contain the coding behavior with Bluespec and C languages. Given a state machine, it is translated to Bluespec language through a compiler and templates. As a result is presented the generation of two hardware architectures in order to demonstrate the advantages and limitations of the developed tool

Identiferoai:union.ndltd.org:IBICT/oai:teses.usp.br:tde-15042013-102159
Date19 December 2012
CreatorsSergio Henrique Moraes Durand
ContributorsVanderlei Bonato, Alexandre Cláudio Botazzo Delbem, Fernanda Gusmão de Lima Kastensmidt
PublisherUniversidade de São Paulo, Ciências da Computação e Matemática Computacional, USP, BR
Source SetsIBICT Brazilian ETDs
LanguagePortuguese
Detected LanguagePortuguese
Typeinfo:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis
Sourcereponame:Biblioteca Digital de Teses e Dissertações da USP, instname:Universidade de São Paulo, instacron:USP
Rightsinfo:eu-repo/semantics/openAccess

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