No description available.

No description available.

Η σχεδίαση μικροεπεξεργαστών, ειδικά τα τελευταία χρόνια στη διάρκεια των οποίων οι εξελίξεις στην αρχιτεκτονική υπολογιστών και στην τεχνολογία ημιαγωγών ήταν ραγδαίες, είναι μια πολύπλοκη και δύσκολη διαδικασία. Παραδοσιακά οι σχεδιαστές για εκτιμήσουν την αποδοτικότητα του συστήματος που αναπτύσσουν χρησιμοποιούν πλήρη προσομοίωση κύκλο-προς-κύκλο. Δυστυχώς αυτή η διαδικασία είναι πολύπλοκη σχεδιαστικά, χρονοβόρα και δεν παρέχει κανενός είδους πληροφορία για τις διεργασίες και τις αλληλεπιδράσεις που συμβαίνουν στο εσωτερικό του επεξεργαστή. Σε αυτή την εργασία παρουσιάζεται η γενική δομή ενός υπερβαθμωτού επεξεργαστή με εκτέλεση εκτός σειράς. Πάνω σε αυτή τη δομή χτίζεται ένα αναλυτικό μοντέλο για τις επιδόσεις του επεξεργαστή σε σχέση με τον κώδικα που εκτελεί και τα δομικά του χαρακτηριστικά. Η μοντελοποίηση αυτή βασίζεται στο ότι ένας υπερβαθμωτός επεξεργαστής διατηρεί σταθερή την απόδοσή του πέρα από εξαιρετικά γεγονότα (cache misses, branch mispredictions). Παρουσιάζεται το αναλυτικό μοντέλο σταθερής απόδοσης και ο αντίκτυπος του κάθε είδους miss event ξεχωριστά. Τελικά, επιτυγχάνεται μια συνολική εκτίμηση των επιδόσεων του συστήματος. / The last few years the advances in the fields of computer architecture and semiconductor technology have rendered microprocessor design a very complex and difficult procedure. Traditionally, in order to assess the efficiency of the system under development designers have used full cycle-based simulation. Unfortunately this process is complex, time-consuming and provides no insight on the interaction between the building blocks of a modern processor. In this thesis, we present a generic design of a superscalar out-of-order processor. Based on this design, we build an analytical performance model derived from the parallelism of the code to be executed and the processor design parameters. The foundation of this model is that a well-designed superscalar processor maintains a steady performance level at all times - with the occurrence of miss events (cache misses, branch mispredictions) a sole exception. Therefore, we present a steady-state performance model and we model each type of miss event and its impact in isolation. Finally, we assess the performance of a generic out-of-order processor.

Η μείωση της κατανάλωσης ισχύος αποτελεί το πιο σημαντικό πρόβλημα στα ψηφιακά ηλεκτρονικά κυκλώματα. Διάφορες μέθοδοι έχουν προταθεί, μεταξύ αυτών η χρήση επεξεργαστών δυναμικά μεταβαλλόμενου μήκους λέξης. Με αυτόν τον τρόπο, στους υπολογισμούς που απαιτείται μέγιστη ακρίβεια ο επεξεργαστής μπορεί να χρησιμοποιεί το μέγιστο δυνατό μήκος λέξης, ενώ σε αυτούς που η χαμηλή κατανάλωση ισχύος είναι ο κύριος στόχος μπορεί να χρησιμοποιεί μικρότερο μήκος λέξης. Τέτοιες απαιτήσεις συναντούνται συχνά σε εφαρμογές ψηφιακής επεξεργασίας σήματος, όπως για παράδειγμα στην κωδικοποίηση εικόνας. Για το λόγο αυτό μελετήθηκε ο αντίστροφος διακριτός μετασχηματισμός συνημιτόνου, ο οποίος αποτελεί το πιο ενεργοβόρο κομμάτι στην κωδικοποίηση εικόνας και η σχέση της ακρίβειάς του με το μήκος λέξης του επεξεργαστή. Στη συνέχεια κατασκευάστηκαν οι δομικές μονάδες για τις αριθμητικές πράξεις του επεξεργαστή, αθροιστές, αφαιρέτες και πολλαπλασιαστές με δύο διαφορετικά μήκη λέξης και τέλος οι υπόλοιπες μονάδες του. Τα αποτελέσματα της σύνθεσής του δείχνουν ότι απαιτεί περισσότερες πύλες για την κατασκευή του από έναν αντίστοιχο σταθερού μήκους, όμως προσφέρει πολλά πλεονεκτήματα στη μείωση της κατανάλωσης. / Power saving is today's most important problem in digital circuits. Several methods have been proposed, including the use of a dynamically changing processor wordlength. With the adoption of this technique, calculations requiring maximum accuracy would use the maximum processor wordlength, while in those where low power is the main target a smaller wordlength could be used. Such requirements are frequently found in digital signal processing applications, such as image coding. Consequently, this diploma thesis studies the inverse discrete cosine transform, which is the most power-intensive part in image coding and the relation of its accuracy to the processor wordlength. After that, the structure of the blocks of the arithmetic and logic unit is explained, in order for the adders, subtracters and multipliers to be constructed with two different wordlengths and finally the remaining units of the processor are designed. The synthesis results show that this processor requires more gates. On the other hand, it offers many advantages in static and dynamic power reduction.