Η σχεδίαση μικροεπεξεργαστών, ειδικά τα τελευταία χρόνια στη διάρκεια των οποίων οι εξελίξεις στην αρχιτεκτονική υπολογιστών και στην τεχνολογία ημιαγωγών ήταν ραγδαίες, είναι μια πολύπλοκη και δύσκολη διαδικασία. Παραδοσιακά οι σχεδιαστές για εκτιμήσουν την αποδοτικότητα του συστήματος που αναπτύσσουν χρησιμοποιούν πλήρη προσομοίωση κύκλο-προς-κύκλο. Δυστυχώς αυτή η διαδικασία είναι πολύπλοκη σχεδιαστικά, χρονοβόρα και δεν παρέχει κανενός είδους πληροφορία για τις διεργασίες και τις αλληλεπιδράσεις που συμβαίνουν στο εσωτερικό του επεξεργαστή. Σε αυτή την εργασία παρουσιάζεται η γενική δομή ενός υπερβαθμωτού επεξεργαστή με εκτέλεση εκτός σειράς. Πάνω σε αυτή τη δομή χτίζεται ένα αναλυτικό μοντέλο για τις επιδόσεις του επεξεργαστή σε σχέση με τον κώδικα που εκτελεί και τα δομικά του χαρακτηριστικά. Η μοντελοποίηση αυτή βασίζεται στο ότι ένας υπερβαθμωτός επεξεργαστής διατηρεί σταθερή την απόδοσή του πέρα από εξαιρετικά γεγονότα (cache misses, branch mispredictions). Παρουσιάζεται το αναλυτικό μοντέλο σταθερής απόδοσης και ο αντίκτυπος του κάθε είδους miss event ξεχωριστά. Τελικά, επιτυγχάνεται μια συνολική εκτίμηση των επιδόσεων του συστήματος. / The last few years the advances in the fields of computer architecture and semiconductor technology have rendered microprocessor design a very complex and difficult procedure. Traditionally, in order to assess the efficiency of the system under development designers have used full cycle-based simulation. Unfortunately this process is complex, time-consuming and provides no insight on the interaction between the building blocks of a modern processor. In this thesis, we present a generic design of a superscalar out-of-order processor. Based on this design, we build an analytical performance model derived from the parallelism of the code to be executed and the processor design parameters. The foundation of this model is that a well-designed superscalar processor maintains a steady performance level at all times - with the occurrence of miss events (cache misses, branch mispredictions) a sole exception. Therefore, we present a steady-state performance model and we model each type of miss event and its impact in isolation. Finally, we assess the performance of a generic out-of-order processor.

Η μικρή ταχύτητα επεξεργασίας των πακέτων που μεταδίδονται στα δίκτυα σε σχέση με την ταχύτητα μετάδοσης τους μέσα σε αυτά, δημιουργεί την ανάγκη για την εφαρμογή καινοτομιών στα συστήματα δικτύωσης, με σκοπό την ελάττωση αυτού του χάσματος και την καλύτερη εκμετάλλευση των μεγάλων ταχυτήτων μετάδοσης δεδομένων. Το πρόβλημα αυτό είναι γνωστό ως «πρόβλημα διατήρησης της ρυθμαπόδοσης» Η ενσωμάτωση επεξεργαστών στα δικτυακά συστήματα έχει βοηθήσει στην αντιμετώπιση του προβλήματος. Μια αρχιτεκτονική που προτείνεται για αυτούς τους επεξεργαστές πρωτοκόλλου, όπως ονομάζονται, εισάγει τη χρήση μιας καινοτόμας δομής καταχωρητών με την ονομασία Τripod. Η ιδέα της είναι η αντικατάσταση του επεξεργαστή που βρίσκεται στο εσωτερικό ενός προσαρμογέα δικτύου, από έναν επεξεργαστικό πυρήνα και τρεις ξεχωριστές πανομοιότυπες ομάδες καταχωρητών. Το όλο σύστημα θα λειτουργεί σε μια λογική διοχέτευσης (pipeline) με τα εξής στάδια: φόρτωσης, επεξεργασίας, εκφόρτωσης. Σκοπός αυτής της διπλωματικής είναι η σχεδίαση ενός υποσυτήματος το οποίο θα διαχειρίζεται αυτές τις ομάδες καταχωρητών και θα επιτρέπει στο σύστημα να λειτουργεί σύμφωνα με τις προδιαγραφές. Πιο συγκεκριμένα, θα υλοποιεί την φόρτωση και εκφόρτωση δεδομένων προς και από τους καταχωρητές, καθώς και την σύνδεση της κατάλληλης ομάδας καταχωρητών με τον επεξεργαστικό πυρήνα. / The low processing speed of packets that are transmitted in the networks compared to their transmission speed, creates the need for inserting innovations in the network systems, aiming at the alleviation of this gap and the better exploitation of the high transmission speeds of data. This problem is known as “the throughput preservation problem” The incorporation of embedded processors in the network systems has helped in the confrontation of the problem. An architecture that is proposed for these protocol processors, as they are named, imports the use of an innovative register structure, called Tripod. The idea is the replacement of the processor that is found in the interior of a network adapter, with a processor core and three separate similar register files. The system will function in a logic of pipeline with the following stages: loading, processing, unloading. Aim of this diploma thesis is the designing of a subsystem that will manage these register files and make the system to function according to the specifications. More concretely, it will execute the loading and unloading of data to and from the registers, as well as the connection of the suitable register file with the processor core.

Στην παρούσα διπλωματική εργασία, γίνεται η περιγραφή των χαρακτηριστικών των VLIW επεξεργαστών, συγκριτικά με άλλους επεξεργαστές, και στη συνέχεια αναλύεται ο τρόπος με τον οποίο υλοποιήθηκε ένα σύστημα, βασισμένο στη VLIW αρχιτεκτονική. Επιπλέον, παρουσιάζονται τα χαρακτηριστικά των Scratch-pad μνημών, συγκρίνοντάς τα με αυτά των Cache, ενώ υλοποιούνται Scratch-pad μνήμες, στις οποίες θα γίνεται η αποθήκευση των εντολών και των δεδομένων προγραμμάτων που θα εκτελεί ο επεξεργαστής VLIW. Τέλος, αναπτύχθηκε μια εφαρμογή επεξεργασίας εικόνας, με σκοπό να γίνει ο έλεγχος της συμπεριφοράς του συστήματος. / This project describes the characteristics of VLIW processors, compared to other types of processors, and analyses the way in which a system, based on the VLIW architecture, was created. In addition, Scratch-pad memories are compared to Cache memories and added to the system, in order to store the instructions and data of programs being executed by the VLIW processor. Finally, an image processing algorithm was developed with a view to simulate the system's behavior.

Αντικείμενο της παρούσας εργασίας είναι η εξομοίωση της λειτουργίας ενός επεξεργαστή με διευρυμένο ρεπερτόριο εντολών μέσω του διαδικτύου. Αναλυτικότερα αναπτύχθηκε ένα διαδικτυακό εργαλείο που δέχεται την αλληλουχία των εντολών και στην συνέχεια αφού εκτελέσει έλεγχο αυτών, συμβολομεταφράζει και αποθηκεύει τον κώδικα που προκύπτει στην μνήμη της εφαρμογής. Αφού όλα τα παραπάνω έχουν ολοκληρωθεί και το πρόγραμμα έχει ελεγχθεί και αποθηκευθεί στην μνήμη τότε το γραφικό τμήμα της εφαρμογής αναλαμβάνει να εξομοιώσει την λειτουργία του επεξεργαστή, προβάλλοντας τις τιμές που παίρνουν οι καταχωρητές την κάθε στιγμή καθώς και την αλληλουχία των δεδομένων που μεταφέρονται από και προς αυτούς. / The purpose of this study is to simulate the operation of a processor with an expanded set of instructions through the Internet. In more details, it has been developed an online tool that accepts a sequence of instructions and then do various checks on them, compiles them and stores the code in application’s memory. As long as all this has been completed and the program has been tested and stored in memory, the simulation part of the application starts, in order to simulate the operation of the processor, providing registers with the correct value each time and the sequence of data transferred to and from them.

Η σύγχρονη αρχιτεκτονική στρέφεται σε λύσεις που έχουν ως στόχο την εξοικονόμηση ενέργειας, χωρίς όμως να επιβαρύνεται σε μεγάλο βαθμό η απόδοση του επεξεργαστή. Ιδιαίτερα οι υπερβαθμωτοί (superscalar) επεξεργαστές που επιτρέπουν εκτέλεση εκτός σειράς (out-of-order execution) διακρίνονται από υψηλή κατανάλωση ενέργειας, εξαιτίας των πολύπλοκων δομών που χρησιμοποιούν για την αύξηση της απόδοσης. Η δυναμική ρύθμιση τάσης – συχνότητας (DVFS) αποτελεί μία ευρέως χρησιμοποιούμενη τεχνική για την επίτευξη εξοικονόμησης ενέργειας. Μειώνοντας τη συχνότητα λειτουργίας ενός κυκλώματος, είναι δυνατόν να μειωθεί και η τάση τροφοδοσίας του κυκλώματος. Με τον τρόπο αυτό ελαττώνεται και η ενέργεια που καταναλώνει το κύκλωμα. Σκοπός της εργασίας είναι η ανάπτυξη ενός μηχανισμού πραγματικού χρόνου που θα ρυθμίζει τη συχνότητα και την τάση λειτουργίας ενός superscalar, out-of-order επεξεργαστή ώστε να επιτυγχάνεται εξοικονόμηση ενέργειας χωρίς μεγάλη μείωση της απόδοσης του επεξεργαστή. Αυτό μπορεί να επιτευχθεί ελαττώνοντας τη συχνότητα και την τάση κατά τις περιόδους που ο επεξεργαστής εκτελεί πολλές λειτουργίες μνήμης. Η εξομοίωση του μηχανισμού μας για μία σειρά από μετροπρογράμματα δείχνει ότι μπορούμε να επιτύχουμε μεγάλη εξοικονόμηση ενέργειας χωρίς σημαντική αύξηση του χρόνου εκτέλεσης των προγραμμάτων. / Modern research in computer architecture focuses on techniques whose purpose is to save energy, without much loss in processor's performance. Especially superscalar processors that allow out of order execution are characterized by high energy consumption, because of the complex structures the use in order to increase performance. Dynamic Voltage - Frequency Scaling (DVFS) is a widely used technique for energy saving. Reducing the frequency of the processor's clock, it is possible to reduce the supply voltage. In this way the consumed energy is also reduced. The purpose of this diploma thesis is to create a real time mechanism that will scale the frequency and the voltage of a superscalar, out of order processor so that the processor saves energy without much loss in processor's performance. This can be made by reducing the frequency and the voltage during the periods that the processor executes many memory functions. The simulation of our mechanism for a variety of benchmarks proved that we can save much energy without much increase in the benchmark's execution time.

On-line monitoring is an important challenge in future biotechnology applications, for instance in the domain of precision livestock farming where a strong need is present for low-cost intelligent sensors to monitor animal welfare. On-line poultry monitoring can significantly improve living conditions of hens in industrial farms. A very low-cost low-energy solution needs to be provided though due to the stringent battery limitations. Domain-specific ASIPs can be an ideal solution when they cover enough submarkets to increase the production volume (reducing the price) and ultra-low energy concepts are used for their realization. This work is a part of a larger project and aiming to high energy-efficiency. The current study implements data parallelization, using a recently introduced software-controlled SIMD realization in an innovative way. The approaches that have been employed for the determination of the final instruction set of the architecture that has been created for the mapping of the critical Gauss loop of the detection application, are thoroughly explored. The re-design of the data-parallel data path, also referred to as Soft-SIMD architecture, has been necessary in order to achieve instruction encoding optimization. Furthermore, we have explored the capabilities that a commercial compiler retargetable Tool, like Target, can offer for our target design and we have suggested some potential modifications that would help the tool to become more efficient and useful for a designer’s needs in such architecture. Thereby, this study also demonstrates the promising results obtained by experimenting with detours around the current Target tool design limitations. Finding the right balance between efficiency and flexibility requires the ability to quickly evaluate alternative architectures through simulations and testing techniques. The methods developed for exactly this purpose, with the help of Target’s IP Designer retargetable tool-suite, are discussed in detail. By exploiting the profiling information produced by the ISS, and by reading the assembly code produced by the C compiler, it is possible to identify the instructions in the critical loop, and optimize them by using a number of techniques discussed. The main purpose of this optimization is to reduce the cycle count of the application, in order to reduce the overall power consumption. VHDL files of the optimized and un-optimized processor are automatically generated using the HDL generation tool. However, examining a bio-imaging application, instantiated from the ULP-ASIP architectural template [FEENECS book], many other issues are present too. In particular, the way that these kinds of implementations have to be tested should be taken into consideration. Preferably, the testability has not only to be sufficient and efficient but also reusable, in the sense that test patterns should be able to be generated not only for a specific application or for a group of applications but for the entire architectural template. Therefore, this study also illustrates a Systematic Test Vector generation process for the ULP-ASIP template. Our goal is to make generalized principles, because such principles are reusable and can be applied to any instances, such as our present processor for the Gauss Filter. Finally, this study is completed by presenting some realistic power numbers based on layout back-annotation, which concern the data path components of the processor. Based on all the advanced optimizations and broad search space explorations that are presented in this thesis, a heavily optimized ASIP architecture has been fully implemented which results in a low-cost ultra low-energy consumption while still meeting all the performance requirements. / Η αυτόματη μέθοδος παρακολούθησης ζωντανών οργανισμών, όπως έχει ερευνηθεί και δημοσιευθεί από το Τμήμα Biosystems (BIOSYST) του K.U. Leuven [1], συνίσταται από μια εϕαρμογή με «υπολογιστική όραση», η οποία, βασιζόμενη στις αποκρίσεις τους, κατηγοριοποιεί τη συμπεριϕορά τους. Η βιοτεχνολογική αυτή εϕαρμογή αναπτύσσει ένα πλήρως αυτοματοποιημένο σύστημα «υπολογιστικής όρασης» σε μεμονωμένες και υπό περιορισμό όρνι- θες.Η εϕαρμογή χωρίζεται σε δύο αλγόριθμους, εκ των οποίων ο πρώτος ανιχνεύει το αντι- κείμενο παρακολούθησης (detection algorithm) και ο δεύτερος το εντοπίζει (tracking algorithm). Η παρούσα μελέτη αποτελεί κομμάτι ενός μεγαλυτέρου project και συνέχεια της προηγούμενης δουλείας που αναπτύχθηκε στον τομέα αυτό.Ο σκοπός αυτής της μελέτης είναι η εξερεύνηση της αρχιτεκτονικής που έχει δημιουργηθεί για την αντιστοίχιση του κρίσιμου βρόχου Gauss του αλγόριθμου ανίχνευσης προκειμένου να καθοριστεί το τελικό σύνολο εντολών του ULP-ASIP SIMD επεξεργαστή. Οι τεχνικές και οι προσεγγίσεις που χρησιμοποιούνται για την υποστήριξη της διαδικασίας βελτιστοποίησης της κωδικοποίησης του συνόλου εντολών παρουσιάζονται εκτεταμένα στο κεϕάλαιο 2. Επιπλέον, κατά τη διάρκεια της εξερεύνησης της αρχιτεκτονικής, το σύνολο εντολών που ορίστηκε και οι τεχνικές αντιστοίχισης επανεξετάζονται, προκειμένου να μειωθεί το συνολικό κόστος εκτέλεσης. Η εύρεση της σωστής ισορροπίας μεταξύ της αποτελεσματικότητας και της ευελιξίας απαιτεί την ικανότητα να αξιολογούνται γρήγορα εναλλακτικές αρχιτεκτονικές μέσω εξομοιώσεων και τεχνικών δοκιμών. Το Κεϕάλαιο 3 επεξηγεί τις μεθόδους που αναπτύχθηκαν ακριβώς για το σκοπό αυτό, με τη βοήθεια του περιβάλλοντος σχεδίασης IP των TARGET Compiler Τεχνολογιών η οποία προσϕέρει ένα πλήρες reTARGETable εργαλείο. Ωστόσο, μια πιο συστηματική διαδικασία παραγωγής διανυσμάτων δοκιμής για ολόκληρη την πλατϕόρμα ULP-ASIP κατέληξε να είναι ένα πολύ σημαντικό πλεονέκτημα για την επικύρωση της λειτουργίας του επεξεργαστή ULP-ASIP. Ως εκ τούτου, μια τέτοια μέθοδος, αναλύεται και παρουσιάζεται εκτεταμένα στο κεϕάλαιο 4. Τέλος, το Κεϕάλαιο 5 παρουσιάζει την εκτίμηση της ενέργειας του data path του επεξεργαστή. Με βάση όλες τις προηγμένες βελτιστοποιήσεις και τις ευρείες εξερευνήσεις του χώρου αναζήτησης που παρουσιάζονται στα προηγούμενα κεϕάλαια, μια ισχυρά βελτιστοποιημένη συνθέσιμη αρχιτεκτονική ASIP υλοποιείται πλήρως η οποία οδηγεί σε μια χαμηλού κόστους, πολύ χαμηλής κατανάλωσης ενέργειας πλατϕόρμα, καλύπτοντας συγχρόνως όλες τις απαιτήσεις επιδόσεων.

Σκοπός αυτής της διπλωματικής ήταν η μελέτη, σχεδίαση και υλοποίηση επεξεργαστή‐ ενισχυτή σήματος προερχόμενο από ηλεκτρική κιθάρα. Το σήμα αφού περάσει από αυτή την συσκευή, αποκτά κάποια ειδικά χαρακτηριστικά και είναι σε θέση να οδηγήσει το σύστημα μεγαφώνου ώστε να αναπαραχθεί. Η επεξεργασία του σήματος γίνεται σε 2 βασικά μέρη: τον αναλογικό προενισχυτή–ψαλιδιστή-ισοσταθμιστή και την μονάδα ψηφιακής επεξεργασίας σήματος. Η σχεδίαση του πρώτου έγινε με έμφαση στα ηχητικά χαρακτηριστικά που προσέδιδε στο σήμα, ενώ στη συνέχεια έγινε προσπάθεια να ερμηνευτούν αυτά με ηλεκτρονική-επιστημονική προσέγγιση. Για τη δεύτερη, χρησιμοποιήθηκαν γνωστοί αλγόριθμοι ενώ σχεδιάστηκε εκ νέου η διασύνδεση-επικοινωνία της μονάδας αυτής με τον χρήστη. Η ενίσχυση του σήματος σε επαρκή για οδήγηση στάθμη έγινε μέσω του ενισχυτή ισχύος (P. A.) ενώ την αναπαραγωγή του αναλαμβάνει το σύστημα μεγαφώνου. / The goal of this project, was to study design and implementate a special purpose processor-amplifier for guitar signals. After this fore‐mentioned processing, special sound attributes are gained. Then in order to be propagated, the processed signal flows in the amplification stage to get the adequate level for audio speaker driving. Processing, is divided into 2 main stages:the analog preamp‐clipper‐equalizer and the digital signal processing stage. Design of the first one focuses on subjective sound attributes gained, with respect to deliver wide range of guitar sounds. Another effort was to testify these sound attributes with a common scientific approach. For the making of the dsp stage, standard algorithms were used in order to achieve standard effects such as delay, chorus, flanger and pitch shifter, while the control of the effects‘ parameters by the user was a different special task requiring further experimentation. The amplification stage design as well as the audio speaker design, followed classic techniques in order to achieve their standard purpose.

Στα πλαίσια αυτής της διπλωματικής εργασίας υλοποιήθηκε η σύσταση G.721 της International Telecommunication Union (ITU-CCITT) η οποία περιγράφει την προσαρμοστική διαφορική παλμοκωδική διαμόρφωση (Adaptive Differential Pulse Code Modulation-ADPCM) για κανάλια 32 Kbps με συχνότητα δειγματοληψίας 8 KHz. Η διαμόρφωση αυτή χρησιμοποιείται για συμπίεση δεδομένων σε πραγματικό χρόνο, ιδίως φωνής, κατά τη μετάδοση σε ένα τηλεπικοινωνιακό κανάλι. Πρόκειται για μια από τις παλαιότερες τεχνικές κωδικοποίησης φωνής, η οποία εκμεταλλεύεται την υψηλή συσχέτιση των φωνητικών σημάτων παρέχοντας υψηλή απόδοση. Η υλοποίηση πραγματοποιήθηκε στην αναπτυξιακή κάρτα C6211/C6711 DSK, πυρήνας της οποίας είναι ο ψηφιακός επεξεργαστής σήματος κινητής υποδιαστολής TMS320C6711 της Texas Instruments. Ένα από τα βασικά χαρακτηριστικά της οικογένειας TMS320 στην οποία αυτός ανήκει είναι η προχωρημένη Very Long Instruction Word (VLIW) αρχιτεκτονική, VelociTITM, η οποία παρέχει υψηλό παραλληλισμό πολλών βαθμίδων για την εκτέλεση πολλών εντολών στη διάρκεια ενός ωρολογιακού κύκλου. Η υψηλή απόδοση αυτού του επεξεργαστή, η ύπαρξη μετατροπέων A/D και D/A που εξασφαλίζουν την εύκολη είσοδο και έξοδο πραγματικών σημάτων, η ύπαρξη ενός πλήρους συνόλου αναπτυξιακών εργαλείων λογισμικού για εύκολο προγραμματισμό (Code Composer Studio v.1.23) κι η εύκολη διασύνδεση της αναπτυξιακής κάρτας με προσωπικό υπολογιστή, μέσω της παράλληλης θύρας επικοινωνιών, την καθιστούν ένα ισχυρό εργαλείο για την ανάπτυξη εφαρμογών της ψηφιακής επεξεργασίας σημάτων, της επεξεργασίας και συμπίεσης φωνής, τηλεπικοινωνιακών εφαρμογών κ.ά. Η εργασία αυτή δομείται σε τρία κεφάλαια. Στο 1ο κεφάλαιο περιγράφονται τα βασικά χαρακτηριστικά του επεξεργαστή TMS320C6711, στο 2ο κεφάλαιο, η σύσταση G.721 και στο 3ο περιγράφεται η υλοποίηση του αλγορίθμου μαζί με τις πειραματικές μετρήσεις και τα συμπεράσματα. Τέλος, στο παράρτημα, παρατίθενται όλοι οι χρησιμοποιούμενοι κώδικες που αφορούν τον αλγόριθμο και την αναπαράσταση των αποτελεσμάτων. / Recommendation G.721 of the International Telecommunication Union (ITU-CCITT) that describes Adaptive Differential Pulse Code Modulation (ADPCM) for 32 Kbps channels with 8 KHz sampling frequency has been implemented within the framework of this diploma thesis. This modulation is utilized for real-time data compression, especially voice data, during transmission in telecommunications channels. It is one of the oldest well-known voice coding techniques that exploits high correlation inherit in speech signals and provides high performance. The implementation of ADPCM voice coding has been carried out in the C6211/C6711 Digital signal processing Starter Kit (DSK), which core processor is the floating point Digital Signal Processor (DSP) TMS320C6711 of Texas Instruments. This processor belongs to the TMS320 DSP family which one of the main characteristics is the advanced Very Long Instruction Word (VLIW) architecture, VelociTITM. The latter architecture provides high multistage parallelism for executing many commands during a clocking cycle. DSK’s easy connection with personal computers through the parallel communications port, DSP’s TMS320C6711 high performance, the existence of A/D and D/A converters that ensure simple input and output of real signals and the supporting of solid software development tools for easy programming (Code Composer Studio v.1.23) render DSK a powerful tool for implementing digital signal processing applications, speech processing and compression, telecommunications applications etc. This thesis is structured in three chapters. In Chapter 1, the basic characteristics of DSP TMS320C6711 are presented, whereas in Chapter 2, recommendation G.721 is described. The implementation of ADPCM source coding is presented in Chapter 3 along with several simulation results and conclusions. In the appendix, all source files are included.

Σκοπός της παρούσας διπλωματικής εργασίας είναι η μελέτη και ο σχεδιασμός VLSI επεξεργαστών για τη διόρθωση λαθών. Η κατηγορία των VLSI επεξεργαστών στην οποία εστιάζει η έρευνά μου είναι ο αποκωδικοποιητής Viterbi. Αρχικά, παρουσιάζεται η δομή του ψηφιακού τηλεπικοινωνιακού συστήματος και κάποιες βασικές έννοιες των κωδικών διόρθωσης λαθών. Έπειτα, αναλύονται οι Συνελικτικοί κωδικοποιητές, ανάμεσα στους οποίους περιλαμβάνεται ο Συνελικτικός κωδικοποιητής που χρησιμοποιείται στην εργασία μου και ο οποίος χρησιμοποιείται ευρέως στο πρότυπο Wifi 802.11a. Ακολούθως, γίνεται αναφορά στο κανάλι AWGN και στη διαμόρφωση BPSK. Ακόμα, παρουσιάζονται οι βασικές έννοιες του αλγόριθμου Viterbi, η λειτουργία του, η δομή του καθώς και οι εφαρμογές του. Στη συνέχεια, μελετώνται διάφορες αρχιτεκτονικές του αποκωδικοποιητή Viterbi σε VLSI. Με βάση τον τρόπο υλοποίησης αριθμητικών πράξεων, οι αρχιτεκτονικές που αναπτύσσονται είναι ο Radix-2 και ο Radix-4 Viterbi, ενώ με βάση τον τρόπο αποκωδικοποίησης αναπτύσσονται οι αρχιτεκτονικές του Viterbi για συνεχή αποκωδικοποίηση-εφαρμογές streaming και του Viterbi για αποκωδικοποίηση πακέτων των 20 bits. Επίσης, μελετάται η απόδοση των αρχιτεκτονικών αυτών με κριτήριο τη συχνότητα λαθών που πραγματοποιούνται (Bit Error Rate – BER) και αναλύεται η υλοποίηση των αρχιτεκτονικών αυτών στο αναπτυξιακό σύστημα Xilinx. Τέλος, προκύπτουν τα κατάλληλα συμπεράσματα. / The purpose of this diploma thesis is to study and implement VLSI processors for correcting errors. The category of VLSI processor which will focus in this work is the Viterbi decoder. Initially, the structure of the digital telecommunications system is presented along with some basic concepts of error correcting codes. Then we explain the theory behind convolutional encoders and we describe the convolutional encoder that is used in my work and is consistent in the Wifi 802.11a standard. Next we analyze briefly the AWGN channel and the BPSJ modulation. Also the basic concepts of the Viterbi algorithm, how it works, its structure and the different applications are given. For the practical part which is the main part of this project, is to study the different architectures of the Viterbi decoder in VLSI approach. The main architectures that were developed for the implementation arithmetic operations is Radix-2 and Radix-4 Viterbi, but in terms of decoding two more architectures were developed, Viterbi continuous decoding-streaming applications and Viterbi decoding for packets of 20 bits. Then, the performance of these architectures in terms of frequency of errors made (BER) was investigated and also the implementation of these architectures in the development system Xilinx was analyzed. At the end we give our conclusion regarding the results of the different simulations that we’ve done.

On-line monitoring is an important challenge in future biotechnology applications, for instance in the domain of precision livestock farming, there is need for low-cost intelligent sensors to monitor animal welfare. The common way of observing a living organism is usually done by audio-visual ways performed by a human being, who is present on the scene. This method is, however, subjective, expensive, error prone and time consuming. Instead of performing an animal observation by a human being, automated objective surveillance, by means of low cost intelligent image sensors, can be used. With the use of cheap image sensors and with the help of image analysis techniques, an automated, objective, contact-less monitoring method of the behavior of the living organisms can be provided. Much knowledge has been obtained in the development and use of image analysis algorithms to automatically quantify body features of animals, their activity rate and their behavior. Such an automatic image analysis algorithm is combined with on-line modeling techniques in order to develop an application for the recognition of several behavioral phenotypes of laying hens. The procedure is divided in two phases, where an automatic computer vision algorithm detects the monitoring object from images captured by a video camera, and then another algorithm tracks the detected object through successive frames. Further work is required to integrate these algorithms into low-cost low-energy processing platforms, including embedded systems or even wearable devices. Only then, this important biotechnology development will lead to economically applicable solutions. The challenge of the present thesis especially includes the exploration of ultra-low energy implementation platforms of this biotechnology application. The initial application is developed in the MATLAB environment and is converted to C programming language. Dynamic range and precision analysis are performed to efficiently determine the required fixed-point word-lengths of the application’s variables. Finally, platform-independent and platform-dependent code transformations and integration of the algorithm to different ASIPs (Application Specific Instruction Processors) architectures are applied in order to achieve ultimate low energy consumption. / Η On-line παρακολούθηση αποτελεί μια σημαντική πρόκληση στις μελλοντικές βιοτεχνολογικές εφαρμογές, όπως παραδείγματος χάριν στον τομέα της κτηνοτροφίας, όπου είναι επιτακτική η ανάγκη χρήσης χαμηλού κόστους έξυπνων αισθητήρων στην παρακολούθηση της ευημερίας των ζωντανών οργανισμών. Ο συνήθης τρόπος παρακο-λούθησης ενός ζωντανού οργανισμού συνίσταται στη χρήση οπτικοακουστικών μέσων, τα οποία χειρίζεται ο ανθρώπινος παράγοντας που είναι παρόν. Η μέθοδος αυτή είναι κατά κύριο λόγο υποκειμενική, ακριβή, επιρρεπής σε σφάλματα και επιπροσθέτως χρονοβόρα. Αντ’ αυτού είναι δυνατό να εφαρμοσθεί μια αυτοματοποιημένη αντι-κειμενική επιτήρηση, η οποία λαμβάνει χώρα μέσω χαμηλού κόστους έξυπνων αισθητήρων εικόνας. Η χρήση των αισθητήρων, σε συνδυασμό με τη βοήθεια τεχνικών ανάλυσης εικόνας, παράγει μια αυτόματη αντικειμενική και εξ’ αποστάσεως μέθοδο πα-ρακολούθησης της συμπεριφοράς των ζωντανών οργανισμών. Τα τελευταία χρόνια η τεχνογνωσία στην ανάπτυξη και τη χρήση αλγορίθμων επεξεργασίας εικόνας, οι οποίοι εντοπίζουν αυτόματα τα χαρακτηριστικά των σωμάτων των ζωντανών οργανισμών, το ποσοστό δραστηριότητάς τους, καθώς και την συμπε-ριφορά τους, αναπτύσσεται ραγδαία. Ένας τέτοιος αλγόριθμος συνδυάζεται με on-line τεχνικές μοντελοποίησης αποσκοπώντας στην αναγνώριση διαφόρων φαινοτύπων συ-μπεριφοράς των ορνίθων. Η διαδικασία χωρίζεται σε δύο φάσεις, όπου κατά την πρώτη ένας αλγόριθμος με υπολογιστική όραση ανιχνεύει το αντικέιμενο παρακολούθησης από εικόνες που προέρχονται από μια κάμερα παρακολούθησης, και κατά τη δεύτερη ένας αλγόριθμος εντοπισμού αναλαμβάνει την παρακολούθηση του αντικειμένου σε δια-δοχικές εικόνες. Ακολούθως, είναι επιτακτική η υλοποίηση των αλγορίθμων σε χαμηλού κόστους χαμηλής κατανάλωσης πλατφόρμες επεξεργασίας, οι οποίες μπορούν να περιλαμβάνουν ενσωματωμένα ή ακόμα και ασύρματα συστήματα, ούτως ώστε η σημαντική αυτή βιοτεχνολογική ανάπτυξη να οδηγήσει σε οικονομικά εφικτές λύσεις. Η παρούσα μελέτη ανταπεξέρχεται στην πρόκληση της εξερεύνησης χαμηλής κατανάλωσης υλοποίησεων της βιοτεχνολογικής αυτής εφαρμογής. Η εφαρμογή έχει αναπτυχθεί σε υπολογιστικό περιβάλλον Matlab και εν συνεχεία ακολουθεί η μετάφρασή της σε C προγραμματιστική γλώσσα. Επιπρόσθετα, εφαρ-μόσθηκε δυναμική ανάλυση του εύρους και ανάλυση της ακρίβειας των μεταβλητών, με στόχο τον προσδιορισμό των μηκών των fixed point λέξεων. Εν κατακλείδι, πραγμα-τοποιήθηκαν platform-independent και platform-dependent μετασχηματισμοί της εφαρμογής και υλοποιείται σε διαφορετικές ASIP αρχιτεκτονικές αποσκοπώντας στην επίτευξη χαμηλής κατανάλωσης ενέργειας.