No description available.

Fixed-rate and rateless channel code constructions are designed for satisfying conflicting design tradeoffs, leading to codes that benefit from practical implementations, whilst offering a good bit error ratio (BER) and block error ratio (BLER) performance. More explicitly, two novel low-density parity-check code (LDPC) constructions are proposed; the first construction constitutes a family of quasi-cyclic protograph LDPC codes, which has a Vandermonde-like parity-check matrix (PCM). The second construction constitutes a specific class of protograph LDPC codes, which are termed as multilevel structured (MLS) LDPC codes. These codes possess a PCM construction that allows the coexistence of both pseudo-randomness as well as a structure requiring a reduced memory. More importantly, it is also demonstrated that these benefits accrue without any compromise in the attainable BER/BLER performance. We also present the novel concept of separating multiple users by means of user-specific channel codes, which is referred to as channel code division multiple access (CCDMA), and provide an example based on MLS LDPC codes. In particular, we circumvent the difficulty of having potentially high memory requirements, while ensuring that each user’s bits in the CCDMA system are equally protected. With regards to rateless channel coding, we propose a novel family of codes, which we refer to as reconfigurable rateless codes, that are capable of not only varying their code-rate but also to adaptively modify their encoding/decoding strategy according to the near-instantaneous channel conditions. We demonstrate that the proposed reconfigurable rateless codes are capable of shaping their own degree distribution according to the nearinstantaneous requirements imposed by the channel, but without any explicit channel knowledge at the transmitter. Additionally, a generalised transmit preprocessing aided closed-loop downlink multiple-input multiple-output (MIMO) system is presented, in which both the channel coding components as well as the linear transmit precoder exploit the knowledge of the channel state information (CSI). More explicitly, we embed a rateless code in a MIMO transmit preprocessing scheme, in order to attain near-capacity performance across a wide range of channel signal-to-ratios (SNRs), rather than only at a specific SNR. The performance of our scheme is further enhanced with the aid of a technique, referred to as pilot symbol assisted rateless (PSAR) coding, whereby a predetermined fraction of pilot bits is appropriately interspersed with the original information bits at the channel coding stage, instead of multiplexing pilots at the modulation stage, as in classic pilot symbol assisted modulation (PSAM). We subsequently demonstrate that the PSAR code-aided transmit preprocessing scheme succeeds in gleaning more information from the inserted pilots than the classic PSAM technique, because the pilot bits are not only useful for sounding the channel at the receiver but also beneficial for significantly reducing the computational complexity of the rateless channel decoder.

Η εργασία αυτή είχε ως σκοπό τη μελέτη της λειτουργίας των κωδικών LDPC, τη χρήση τους σε συστήματα μετάδοσης δεδομένων και την υλοποίησή τους σε κύκλωμα με επεξεργαστές ARM και FPGA. Ο στόχος ήταν να κατασκευαστεί ένα μοντέλο συνεχούς αποστολής και λήψης εικόνων μέσω μη αξιόπιστων μέσων. Αρχικά μελετήσαμε τα θεωρητικά θέματα που αφορούν τους κώδικες LDPC. Μετά ακολούθησε η προσομοίωση των διαδικασιών κωδικοποίησης, αποκωδικοποίησης και η μοντελοποίηση καναλιού. Η εφαρμογή των κωδίκων LDPC βασίστηκε στην προδιαγραφή ETSI EN 302 307. Αυτή η προδιαγραφή αφορά τις δορυφορικές επικοινωνίες και τυποποιεί τις αντίστοιχες εφαρμογές. Το επόμενο βήμα ήταν η υλοποίηση των λειτουργιών του κωδικοποιητή και του αποκωδικοποιητή LDPC. Τέλος, ελέγχθηκε η ορθή λειτουργία των εργασιών κωδικοποίησης και αποκωδικοποίησης και ελήφθησαν οι μετρήσεις σε σχέση με την απόδοση του υλικού. / This thesis was designed to study the function of the LDPC codes, their use in data transmission systems and their implementation in circuit with ARM processors and FPGA. The aim was to construct a model of continuous send and receive pictures via unreliable media (channels introduce errors). Initially we studied the theoretical issues surrounding the LDPC codes. After that we simulated the procedures of coding, decoding and channel modeling. The implementation of LDPC codes was based on the specification ETSI EN 302 307. This specification relates to satellite communications and standardizes the respective applications. The next step was the implementation of the functions of the LDPC encoder and decoder. Finally the proper functioning of coding and decoding operations was checked and measurements relative to the performance of the hardware were taken.

Σε αυτή τη διπλωματική εργασία υλοποιήθηκε ένας LDPC αποκωδικοποιητής που χρησιμοποιεί τις βασικές αρχές της turbo αποκωδικοποίησης, εισάγοντας στα χαρακτηριστικά της αποκωδικοποίησης του το διάγραμμα trellis. O maximum a posteriori probability (MAP) αλγόριθμος χρησιμοποιείται σαν μια γέφυρα μεταξύ των LDPC και Turbo κωδικών. Οι LDPC κώδικες αντιμετωπίζονται ως μια αλυσιδωτή σύνδεση n υπέρ κωδικών, όπου ο κάθε υπέρ κώδικας έχει πλέον μια πιο απλή δομή trellis ώστε ο MAP αλγόριθμος να μπορεί να εφαρμοστεί. / In this thesis an LDPC decoder is implemented using the principles of turbo decoding, introducing the characteristics of the decoding of the trellis diagram . The maximum a posteriori probability (MAP) algorithm is used as a bridge between the LDPC and Turbo codes. The LDPC codes are treated as concatenated n supercodes, where each code has a simple trellis structure so that the MAP algorithm can be implemented.

Σχεδόν όλα τα σύγχρονα τηλεπικοινωνιακά συστήματα, τα οποία προορίζονται για μεταφορά ή αποθήκευση δεδομένων, έχουν υιοθετήσει κώδικες διόρθωσης λαθών για την αύξηση της αξιοπιστίας και τη μείωση της απαιτούμενης ισχύος εκπομπής. Μία αρκετά συχνά χρησιμοποιούμενη επιλογή είναι οι κώδικες Reed Solomon που έχουν την υψηλότερη δυνατή ελάχιστη απόσταση μεταξύ των κωδικών λέξεων για δεδομένη διορθωτική ικανότητα. Στην εργασία αυτή μελετήθηκαν οι ιδιότητες των κωδίκων αυτών, έγινε ανάλυση των διαφόρων αλγορίθμων αποκωδικοποίησης και ο σχεδιασμός σε FPGA των λειτουργιών κωδικοποίησης και αποκωδικοποίησης. Πιο συγκεκριμένα, έγινε εκτενής χρήση του συνθέσιμου μικρελεγκτή της Xilinx, του Picoblaze για τα δύο συστήματα που αφορούν τον κώδικα RS (255,239), υιοθετώντας μια παράλληλη αρχιτεκτονική για τον αποκωδικοποιητή, έχοντας ως στόχο μια οικονομική ως προς τους χρησιμοποιούμενους πόρους υλοποίηση. Η αρχιτεκτονική αυτή τροποποιήθηκε με σκοπό την επίτευξη υψηλότερης ταχύτητας λειτουργίας, αυξάνοντας το χρησιμοποιούμενο hardware. Ο σχεδιασμός υλοποιήθηκε σε ένα Virtex4 της Xilinx, χρησιμοποιώντας εργαλεία της Xilinx και διαπιστώθηκε η ορθή του λειτουργία χρησιμοποιώντας αντίστοιχα bit-accurate μοντέλα που αναπτύχθηκαν σε Matlab. / -

Στη σύγχρονη εποχή η ανάγκη για αξιοπιστία των δεδομένων στις νέες τηλεπικοινωνιακές εφαρμογές έχει οδηγήσει στη ανάπτυξη και βελτιστοποίηση των λεγόμενων κωδικών διόρθωσης λαθών. Πρόκειται για συστήματα που έχουν την δυνατότητα ανίχνευσης και διόρθωσης λαθών που εισέρχονται σε τμήμα της πληροφορίας που μεταφέρεται μέσω τηλεπικοινωνιακών κυρίως δικτύων λόγω του θορύβου από το περιβάλλον και πιο συγκεκριμένα από το κανάλι μετάδοσης. Υπάρχουν αρκετές κατηγορίες από τέτοιους κώδικες διόρθωσης ανάλογα της δομής και της φύσης των αλγορίθμων που χρησιμοποιούν. Οι δύο κυριότερες κατηγορίες είναι οι συνελικτικοί κώδικες και οι γραμμικοί μπλοκ κώδικες με τους οποίους θα ασχοληθούμε.Οι δύο κώδικες που θα χρησιμοποιηθούν στα πλαίσια αυτής της εργασίας είναι οι κώδικες LDPC και οι BCH. Ανήκουν και οι δυο στους γραμμικούς μπλοκ κώδικες. Σκοπός της παρούσας διπλωματικής εργασίας αποτελεί αρχικά ο σχεδιασμός και η υλοποίηση ενός παραμετρικού συστήματος κωδικοποίησης και αποκωδικοποίησης για δυαδικούς BCH κώδικες διαφόρων μεγεθών. Εκτός της παραμετροποίησης έμφαση δόθηκε στην χαμηλή πολυπλοκότητα του συστήματος, στον υψηλό ρυθμό επεξεργασίας και στην δυνατότητα χρήσης shortening. Σε δεύτερη φάση πραγματοποιήθηκε σύνδεση μεταξύ, του παραπάνω κώδικα BCH, με έναν έτοιμο κώδικα LDPC και ένα κανάλι λευκού προσθετικού θορύβου (AWGN) που σχεδιάστηκαν στα πλαίσια άλλων διπλωματικών εργασιών με τελικό αποτέλεσμα την μελέτη της συμπεριφοράς του συνολικού συστήματος σε θέματα διόρθωσης λαθών και πιο συγκεκριμένα στην μείωση του φαινομένου του error-floor που παρατηρείται στον LDPC κώδικα. Επιπλέον μελετήθηκε η απαίτηση του συστήματος σε πόρους καθώς και ο ρυθμός επεξεργασίας που επιτυγχάνεται. Οι κύριες παράμετροι του κώδικα BCH που μπορούν να μεταβληθούν είναι το μέγεθος της κωδικής λέξης και η διορθωτική ικανότητα που επιτυγχάνεται. / -

Αντικείμενο της διπλωματικής εργασίας αποτελεί η μελέτη και ανάλυση των μεθόδων διόρθωσης λαθών με χρήση κώδικα BCH που μπορούν να εφαρμοστούν σε συστήματα αποθήκευσης πληροφορίας τεχνολογίας PCM (Phase-Change Memory). Η τεχνολογία PCM αποτελεί μία νέα τεχνολογία που υπόσχεται υψηλές χωρητικότητες, χαμηλή κατανάλωση ισχύος και μπορεί να εφαρμοστεί είτε σε συσκευές αποθήκευσης σταθερής κατάστασης (Solid State Drives) είτε σε μνήμες τυχαίας προσπέλασης (Random-Access Memories), παρέχοντας μία εναλλακτική πρόταση έναντι μνημών τεχνολογίας flash και DRAM. Ένα από τα μειονεκτήματα της τεχνολογίας PCM είναι η ανθεκτικότητα εγγραφής (write endurance), η οποία μπορεί να βελτιωθεί με τη χρήση μεθόδων διόρθωσης λαθών που θα παρατείνουν τον χρόνο ζωής της συσκευής όταν, λόγω της φυσικής φθοράς του μέσου, αρχίσουν να υπάρχουν σφάλματα στα αποθηκευμένα δεδομένα. Για την εφαρμογή της διόρθωσης λαθών μπορούν να χρησιμοποιηθούν κώδικες BCH, οι οποίοι αποτελούν μια κλάση ισχυρών κυκλικών κωδίκων διόρθωσης τυχαίων λαθών, και κατασκευάζονται με χρήση της άλγεβρας πεπερασμένων πεδίων. Οι κώδικες BCH είναι ιδανικοί για διόρθωση λαθών σε συσκευές αποθήκευσης πληροφορίας όπου η κατανομή των λαθών είναι τυχαία. Αρκετοί αλγόριθμοι έχουν προταθεί για τις λειτουργίες αποδοτικής κωδικοποίησης και αποκωδικοποίησης κωδίκων BCH. Στην παρούσα εργασία μελετήθηκαν λύσεις που μπορούν να υλοποιηθούν με παράλληλες αρχιτεκτονικές, ενώ ειδικότερα για την λειτουργία αποκωδικοποίησης έγινε χρήση ενός παράλληλου αλγορίθμου που δεν χρειάζεται αντιστροφείς πεπερασμένου πεδίου για την επίλυση των εξισώσεων των συνδρόμων, επιτυγχάνοντας υψηλές συχνότητες λειτουργίας. Για την κατανόηση των λειτουργιών κωδικοποίησης και αποκωδικοποίησης απαιτείται η προσεκτική μελέτη της άλγεβρας πεπερασμένων πεδίων και της αριθμητικής της. Οι κώδικες BCH προσφέρουν πλεονεκτήματα όπως χαμηλή πολυπλοκότητα και ύπαρξη αποδοτικών μονάδων υλοποίησης σε υλικό. Στην παρούσα εργασία σχεδιάστηκαν ένας παράλληλος κωδικοποιητής και ένας παράλληλος αποκωδικοποιητής για τον κώδικα BCH(728,688). Τα δύο συστήματα υλοποιήθηκαν ως περιφερειακά σε ενσωματωμένο σύστημα βασισμένο σε επεξεργαστή MicroBlaze, με έμφαση σε μια καλή σχέση μεταξύ της συχνότητας λειτουργίας και των απαιτήσεων σε επιφάνεια υλικού και κατανάλωση ισχύος. Για την υλοποίηση χρησιμοποιήθηκε συσκευή FPGA σειράς Virtex-6. / The objective of this thesis is the study and analysis of BCH error-correction methods that can be applied on PCM (Phase-Change Memory) storage devices. PCM is a new technology that promises high capacities, low power consumption and can be applied either on Solid State Drives or on Random Access Memories, providing an alternative to flash and DRAM memories. However, PCM suffers from limited write endurance, which can be increased using error-correction schemes that will extend the lifetime of the device when, due to medium wear-out, errors start to appear in the written data. Thus, BCH codes (powerful cyclic random multiple error-correcting codes) can be employed. BCH codes are ideal for ECC (Error-Correction Coding) in storage devices, due to their fault model which is random noise. Several algorithms have been proposed for the efficient coding and decoding BCH codes. In the present thesis parallel implementations where studied. For the decoding process in particular, a parallel algorithm was used that does not require finite field inverter units to solve the syndrome equations, achieving high operation frequencies. For the understanding of BCH coding and decoding processes, basic knowledge of the finite field algebra and arithmetic is required. BCH codes offer advantages such as low complexity and efficient hardware implementations. In the present thesis a parallel BCH(728,688) encoder and a parallel BCH(728,688) decoder were designed. The above systems were implemented as peripherals on an MicroBlaze-based embedded system, with emphasis on an optimal tradeoff between area and power consumption. A Virtex-6 FPGA device was used for the final stages of the implementation.