La réduction géométrique régulière des finesses de gravure en microélectronique a conduit à un grand succès dans l'industrie et a beaucoup changé la vie humaine. Cependant, cette évolution technologie continue apporte de nouveaux défis aux circuits intégrés (CIs). Leur conception et fabrication sont de plus en plus complexes qu'avant. Les CIs sont affectés par deux phénomènes majeurs: la variabilité paramétrique et les limites des procédés de fabrication, ainsi que la sensibilité aux conditions environnementales. Avec l'augmentation du taux de défaillance lié à ces deux phénomènes, les circuits basés sur les technologies nanoélectroniques sont censés être de moins en moins fiables. Le critère de fiabilité est exigé dans les applications critiques. Parmi de nombreuses solutions techniques, l'amélioration au niveau de l'architecture profite de l'indépendance de la technologie et de la faible latence de réaction. Les solutions architecturales faisant l'objet de cette thèse sont du type auto-contrôlables, c'est-à-dire capables d'indiquer automatiquement l'apparition de fautes ou de masquer les fautes directement. Cette thèse est consacrée aux méthodes d'analyse et d'amélioration de la fiabilité au niveau de l'architecture. Les problèmes de fiabilité pendant la durée d'utilisation d'un circuit électronique sont décrits en détails. Les opérateurs arithmétiques numériques pour le traitement du signal sont pris comme des études de cas. Les opérateurs élémentaires (c-à-d additionneurs binaires), le calcul numérique par rotation de coordonnées (CORDIC) et le processeur du standard de chiffrement avancé (AES) sont également traités. / The steady geometrical reduction of CMOS technology brought a great industry success and affected a lot the human life. However, the integrated circuits (ICs) are shrinking along with new challenges. The design and manufacturing are becoming more complex than before. ICs suffer from two major problems: the parametric variability in materials and limited precision processes, and the sensibility to environment noise. With the increasing failure rate related to these two problems, the future ICs implemented with sub-micron CMOS technology are expected to be less reliable. New reliable ICs are highly desired in critical applications such as avionic, transport and biomedicine. Numerous solutions have been reported in literature covering the enhancement in different abstraction levels (i.e., system level, architecture level and electrical level). Among these solutions, the improvement in architecture level benefits the independence from CMOS technology and the low latency of reaction. Expected architectural solutions will be self-controlled meaning that is able to either automatically indicate the occurrence of faults or directly mask the faults. This thesis is devoted to the reliability analysis methodology and reliability enhancement approaches on architecture level. In particular, the reliability issues in usage time are discussed in details. Digital arithmetic operators for signal processing are taken as studied objects. In addition to the basic operators (i.e., binary adders), coordinate rotation digital computer (CORDIC) and advanced encryption standard (AES) processor are also covered in the scope of this work.