Este trabalho mostra os diversos sistemas de representação numérica, incluindo o sistema numérico normalmente utilizado em circuitos e alguns sistemas alternativos. Uma maior ênfase é dada ao sistema numérico por resíduos. Este último apresenta características muito interessantes para o desenvolvimento de circuitos aritméticos nos dias atuais, como por exemplo, a alta paralelização. São estudadas também as principais arquiteturas de somadores e multiplicadores. Várias descrições de circuitos aritméticos são feitas e sintetizadas. A arquitetura de circuitos aritméticos utilizando o sistema numérico por resíduos também é estudada e implementada. Os dados da síntese destes circuitos são comparados com os dados dos circuitos aritméticos tradicionais. Com isto, é possível avaliar as potenciais vantagens de se utilizar o sistema numérico por resíduos no desenvolvimento de circuitos aritméticos. / This work shows various numerical representation systems, including the system normally used in current circuits and some alternative systems. A great emphasis is given to the residue number system. This last one presents very interesting characteristics for the development of arithmetic circuits nowadays, as for example, the high parallelization. The main architectures of adders and multipliers are also studied. Some descriptions of arithmetic circuits are made and synthesized. The architecture of arithmetic circuits using the residue number system is also studied and implemented. The synthesis data of these circuits are compared with the traditional arithmetic circuits results. Then it is possible to evaluate the potential advantages of using the residue number system in arithmetic circuits development.

Este trabalho mostra os diversos sistemas de representação numérica, incluindo o sistema numérico normalmente utilizado em circuitos e alguns sistemas alternativos. Uma maior ênfase é dada ao sistema numérico por resíduos. Este último apresenta características muito interessantes para o desenvolvimento de circuitos aritméticos nos dias atuais, como por exemplo, a alta paralelização. São estudadas também as principais arquiteturas de somadores e multiplicadores. Várias descrições de circuitos aritméticos são feitas e sintetizadas. A arquitetura de circuitos aritméticos utilizando o sistema numérico por resíduos também é estudada e implementada. Os dados da síntese destes circuitos são comparados com os dados dos circuitos aritméticos tradicionais. Com isto, é possível avaliar as potenciais vantagens de se utilizar o sistema numérico por resíduos no desenvolvimento de circuitos aritméticos. / This work shows various numerical representation systems, including the system normally used in current circuits and some alternative systems. A great emphasis is given to the residue number system. This last one presents very interesting characteristics for the development of arithmetic circuits nowadays, as for example, the high parallelization. The main architectures of adders and multipliers are also studied. Some descriptions of arithmetic circuits are made and synthesized. The architecture of arithmetic circuits using the residue number system is also studied and implemented. The synthesis data of these circuits are compared with the traditional arithmetic circuits results. Then it is possible to evaluate the potential advantages of using the residue number system in arithmetic circuits development.

Este trabalho mostra os diversos sistemas de representação numérica, incluindo o sistema numérico normalmente utilizado em circuitos e alguns sistemas alternativos. Uma maior ênfase é dada ao sistema numérico por resíduos. Este último apresenta características muito interessantes para o desenvolvimento de circuitos aritméticos nos dias atuais, como por exemplo, a alta paralelização. São estudadas também as principais arquiteturas de somadores e multiplicadores. Várias descrições de circuitos aritméticos são feitas e sintetizadas. A arquitetura de circuitos aritméticos utilizando o sistema numérico por resíduos também é estudada e implementada. Os dados da síntese destes circuitos são comparados com os dados dos circuitos aritméticos tradicionais. Com isto, é possível avaliar as potenciais vantagens de se utilizar o sistema numérico por resíduos no desenvolvimento de circuitos aritméticos. / This work shows various numerical representation systems, including the system normally used in current circuits and some alternative systems. A great emphasis is given to the residue number system. This last one presents very interesting characteristics for the development of arithmetic circuits nowadays, as for example, the high parallelization. The main architectures of adders and multipliers are also studied. Some descriptions of arithmetic circuits are made and synthesized. The architecture of arithmetic circuits using the residue number system is also studied and implemented. The synthesis data of these circuits are compared with the traditional arithmetic circuits results. Then it is possible to evaluate the potential advantages of using the residue number system in arithmetic circuits development.

Conselho Nacional de Desenvolvimento Científico e Tecnológico / The power consumption reduction in the fast Fourier transform (FFT) is important because applications in battery-powered embedded systems grows daily. Thus this work focuses on the application of techniques to reduce power in specific projects of FFT algorithms. The goal is to achieve an architectural exploration in the FFT core, the decimation in time butterfly radix-2 and the efficient implementation of arithmetic operators in the internal structure of this butterfly. The techniques applied to the butterfly are aimed at reducing power consumption through architectural exploration and data encryption. Five different butterfly topologies are shown, one of those, proposed in this work uses three real multipliers, and is based on the previous storage of the product of real and imaginary values of the twiddle factors. The advantage of this topology is the possibility of using 4:2 adder compressors, which performs the sum of four operands simultaneously with reduced critical path. These adder compressors have XOR gates in the critical path, is proposed in this paper a new XOR gate circuit, which is based on the use of pass transistors logic. This new XOR gate circuit has been applied to adder compressors 3:2 and 4:2, which are applied to adders blocks of the butterflies. Digital circuits have been developed in hardware description language and some in the electrical schematic level. Results of area, power consumption and cell count in the logic synthesis in 180nm at 100MHz and 20MHz with switching activity analysis for 10,000 random input vectors were obtained for this work. The electrical level simulations in an environment of mixed digital and analog signals were also performed to the evaluation of the compressors with new topology of XOR gate. Analyses show that 3:2 adder compressor has lower power consumption using the new XOR gate circuit. However, the same conclusion was not achieve in relation to the 4:2 adder compressor which has a lower power consumption using the CMOS XOR gate. Butterfly structures evaluated uses a significant amount of arithmetic operators in their internal structures, so was used different design strategies for implementation. Initially was used the arithmetic operators of automatic synthesis tool (Cadence). After, used dedicated arithmetic operators (adder compressors with the new XOR gate circuit, RNS adders and array multipliers). The results show that butterflies have lower power consumption with the use of adder compressors in their internal structures. / A redução no consumo de potência na transformada rápida de Fourier (FFT) é importante pois sua aplicação cresce em sistemas embarcados movidos à bateria. Sendo assim este trabalho tem como foco a aplicação de técnicas de redução de potência para projetos específicos de algoritmos da FFT. O objetivo é realizar uma exploração arquitetural no elemento central de cálculo da FFT, borboleta na base 2 com decimação no tempo, bem como a aplicação de operadores aritméticos eficientes na estrutura interna desta borboleta. As técnicas aplicadas à borboleta têm por objetivo a redução do consumo de potência através de exploração arquitetural e codificação de dados. São apresentadas cinco diferentes topologias de borboleta, sendo uma destas, proposta no âmbito deste trabalho utilizando três multiplicadores reais é baseada no armazenamento prévio do produto dos valores real e imaginário dos coeficientes. A vantagem desta topologia é a possibilidade do uso de somadores compressores 4:2, que realiza a soma simultânea de quatro operandos, com reduzido caminho crítico. Como estes somadores compressores apresentam portas XOR no caminho crítico, é proposta neste trabalho uma nova porta XOR, que é baseada no uso de transistores de passagem. Esta nova porta lógica XOR foi aplicada em somadores compressores 3:2 e 4:2, que são aplicados nos blocos somadores das borboletas. Os circuitos digitais foram desenvolvidos em linguagem de descrição de hardware e alguns em esquemáticos de nível elétrico. Resultados de área, potência e contagem de células na síntese lógica em 180nm a 100MHz e 20MHz com análise de atividade de chaveamento para 10.000 vetores aleatórios de entrada foram obtidos e simulações no nível elétrico em um ambiente de sinais digitais e analógicos misto também foram realizadas para a avaliação dos compressores com a nova topologia de porta XOR. As análises mostram que os somadores compressores 3:2 apresentam menor consumo de potência com o uso da nova porta XOR. Entretanto, o mesmo não se observa em relação ao compressor 4:2 que apresenta um menor consumo de potência utilizando a porta XOR CMOS. Como as estruturas de borboleta avaliadas utilizam uma quantidade significativa de operadores aritméticos nas suas estruturas internas, foram utilizadas diferentes estratégias de projeto para as suas implementações. Inicialmente foram utilizados os operadores aritméticos da ferramenta de síntese automática (Cadence). Após, foram utilizados operadores aritméticos dedicados (somadores compressores com a nova porta XOR, somadores RNS e multiplicadores array). Os resultados mostram que as borboletas apresentam menores consumos de potência com o uso dos somadores compressores em suas estruturas.

La protection des mécanismes cryptographiques constitue un enjeu important lors du développement d'un système d'information car ils permettent d'assurer la sécurisation des données traitées. Les supports utilisés étant à la fois logiciels et matériels, les techniques de protection doivent s'adapter aux différents contextes.Dans le cadre d'une cible logicielle, des moyens légaux peuvent être mis en oeuvre afin de limiter l'exploitation ou les usages. Cependant, il est généralement difficile de faire valoir ses droits et de prouver qu'un acte illicite a été commis. Une alternative consiste à utiliser des moyens techniques, comme l'obscurcissement de code, qui permettent de complexifier les stratégies de rétro-conception en modifiant directement les parties à protéger.Concernant les implantations matérielles, on peut faire face à des attaques passives (observation de propriétés physiques) ou actives, ces dernières étant destructives. Il est possible de mettre en place des contre-mesures mathématiques ou matérielles permettant de réduire la fuite d'information pendant l'exécution de l'algorithme, et ainsi protéger le module face à certaines attaques par canaux cachés.Les travaux présentés dans ce mémoire proposent nos contributions sur ces sujets tes travaux. Nous étudions et présentons les implantations logicielle et matérielle réalisées pour le support de courbes elliptiques sous forme quartique de Jacobi étendue. Ensuite, nous discutons des problématiques liées à la génération de courbes utilisables en cryptographie et nous proposons une adaptation à la forme quartique de Jacobi étendue ainsi que son implantation. Dans une seconde partie, nous abordons la notion d'obscurcissement de code source. Nous détaillons les techniques que nous avons implantées afin de compléter un outil existant ainsi que le module de calcul de complexité qui a été développé. / The protection of cryptographic mechanisms is an important challenge while developing a system of information because they allow to ensure the security of processed data. Since both hardware and software supports are used, the protection techniques have to be adapted depending on the context.For a software target, legal means can be used to limit the exploitation or the use. Nevertheless, it is in general difficult to assert the rights of the owner and prove that an unlawful act had occurred. Another alternative consists in using technical means, such as code obfuscation, which make the reverse engineering strategies more complex, modifying directly the parts that need to be protected.Concerning hardware implementations, the attacks can be passive (observation of physical properties) or active (which are destructive). It is possible to implement mathematical or hardware countermeasures in order to reduce the information leakage during the execution of the code, and thus protect the module against some side channel attacks.In this thesis, we present our contributions on theses subjects. We study and present the software and hardware implementations realised for supporting elliptic curves given in Jacobi Quartic form. Then, we discuss issues linked to the generation of curves which can be used in cryptography, and we propose an adaptation to the Jacobi Quartic form and its implementation. In a second part, we address the notion of code obfuscation. We detail the techniques that we have implemented in order to complete an existing tool, and the complexity module which has been developed.

La réduction géométrique régulière des finesses de gravure en microélectronique a conduit à un grand succès dans l'industrie et a beaucoup changé la vie humaine. Cependant, cette évolution technologie continue apporte de nouveaux défis aux circuits intégrés (CIs). Leur conception et fabrication sont de plus en plus complexes qu'avant. Les CIs sont affectés par deux phénomènes majeurs: la variabilité paramétrique et les limites des procédés de fabrication, ainsi que la sensibilité aux conditions environnementales. Avec l'augmentation du taux de défaillance lié à ces deux phénomènes, les circuits basés sur les technologies nanoélectroniques sont censés être de moins en moins fiables. Le critère de fiabilité est exigé dans les applications critiques. Parmi de nombreuses solutions techniques, l'amélioration au niveau de l'architecture profite de l'indépendance de la technologie et de la faible latence de réaction. Les solutions architecturales faisant l'objet de cette thèse sont du type auto-contrôlables, c'est-à-dire capables d'indiquer automatiquement l'apparition de fautes ou de masquer les fautes directement. Cette thèse est consacrée aux méthodes d'analyse et d'amélioration de la fiabilité au niveau de l'architecture. Les problèmes de fiabilité pendant la durée d'utilisation d'un circuit électronique sont décrits en détails. Les opérateurs arithmétiques numériques pour le traitement du signal sont pris comme des études de cas. Les opérateurs élémentaires (c-à-d additionneurs binaires), le calcul numérique par rotation de coordonnées (CORDIC) et le processeur du standard de chiffrement avancé (AES) sont également traités. / The steady geometrical reduction of CMOS technology brought a great industry success and affected a lot the human life. However, the integrated circuits (ICs) are shrinking along with new challenges. The design and manufacturing are becoming more complex than before. ICs suffer from two major problems: the parametric variability in materials and limited precision processes, and the sensibility to environment noise. With the increasing failure rate related to these two problems, the future ICs implemented with sub-micron CMOS technology are expected to be less reliable. New reliable ICs are highly desired in critical applications such as avionic, transport and biomedicine. Numerous solutions have been reported in literature covering the enhancement in different abstraction levels (i.e., system level, architecture level and electrical level). Among these solutions, the improvement in architecture level benefits the independence from CMOS technology and the low latency of reaction. Expected architectural solutions will be self-controlled meaning that is able to either automatically indicate the occurrence of faults or directly mask the faults. This thesis is devoted to the reliability analysis methodology and reliability enhancement approaches on architecture level. In particular, the reliability issues in usage time are discussed in details. Digital arithmetic operators for signal processing are taken as studied objects. In addition to the basic operators (i.e., binary adders), coordinate rotation digital computer (CORDIC) and advanced encryption standard (AES) processor are also covered in the scope of this work.