Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2010. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2011-04-12T16:33:59Z No. of bitstreams: 1 2010_JanierAriasGarcia.pdf: 1477625 bytes, checksum: 49f129291f7b6557c3d4729d552f872f (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2011-05-20T15:41:00Z (GMT) No. of bitstreams: 1 2010_JanierAriasGarcia.pdf: 1477625 bytes, checksum: 49f129291f7b6557c3d4729d552f872f (MD5) / Made available in DSpace on 2011-05-20T15:41:00Z (GMT). No. of bitstreams: 1 2010_JanierAriasGarcia.pdf: 1477625 bytes, checksum: 49f129291f7b6557c3d4729d552f872f (MD5) / As operações computacionais em que se desenvolvem cálculos matriciais são à base, ou melhor, o coração de muitos algoritmos computacionais científicos, por exemplo: processamento de sinais,visão computacional, robótica, entre outros. Esse tipo de algoritmos em que desenvolvem-se cálculos matriciais terminam sendo tarefas computacionalmente custosas, e suas implementações em hardware exigem grandes esforços e tempo. Existe então uma crescente demanda por arquiteturas que permitam cálculos matriciais, proporcionando soluções rápidas e eficientes para este tipo de problema. Este trabalho apresenta diferentes arquiteturas computacionais para inverter matrizes em hardware reconfigurável, FPGA: (a) sequencial, (b) pipeline e (c) Paralelo. Estas arquiteturas usam uma representação de ponto flutuante tanto em precisão simples (32 bits) quanto precisão dupla (64 bits), visando o uso em implementações de baixo consumo de recursos lógicos, na qual a unidade principal é o componente de processamento para redução Gauss-Jordan. Esse componente consiste de outras pequenas unidades organizadas de tal forma que mantêm a precisão dos resultados sem a necessidade de internamente normalizar e de-normalizar os dados em ponto flutuante. No intuito de gerar arquiteturas de baixo custo, este trabalho propõe o estudo de diferentes formas de abordar o problema, descrevendo em código VHDL estas arquiteturas em que os tamanhos de matrizes são definidos pelos usuários. Os resultados de erro e de tempo de execução das arquiteturas desenvolvidas foram comparados contra o MatLab, que faz uma simulação comportamental do código VHDL gerado através do ambiente de simulação ModelSim. A implementação das operações e da própria unidade procura explorar os recursos disponíveis na FPGA Virtex-5. O desempenho e o consumo de recursos são apresentados, comparando as diferentes arquiteturas desenvolvidas entre si e entre outras arquiteturas propostas encontradas em publicações anteriores. Além disso, é mostrado o decremento no desempenho a medida que o tamanho da matriz aumenta. ______________________________________________________________________________ ABSTRACT / Computer operations demanding matrix calculations are at the heart of many scientific computing algorithms such as: signal processing, computer vision, robotics, among others. Because these algorithms perform matrix calculations, they are often computationally expensive, and their hardware implementations require much effort and time. So there is a growing demand for architectures that perform matrix calculations, fast and efficiently. This work presents different computer architectures for matrix inversion in FPGA reconfigurable hardware: (a) sequential, (b) pipeline and (c) Parallel. These architectures use a floating point representation in both single-precision (32 bit) and double precision (64 bits), suitable for use in low cost implementations, and where main component is Gauss-Jordan reduction. This component consists of other small units arranged in such a way that maintains the accuracy of results without the need of internally normalizing and de-normalizing the floating point data. In order to generate low-cost architectures, this work proposes to study different ways of approaching the problem in VHDL code, and allowing that sizes of matrices be defined by users. All architectures were simulated using MatLab, with a behavioral simulation of VHDL code generated by ModelSim simulation environment. As a result of comparing the error obtained by the architecture, with the inversion performed using MatLab as static estimator. The implementation of operations and the unit seeks to explore the resources available in Virtex-5 FPGA. The performance and resource consumption are presented, comparing the different architectures developed between themselves and with others proposed in previous publications. In addition, it is shown the influence of the array size in the performance.

Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2012. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2013-04-16T13:52:59Z No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-05-09T12:40:16Z (GMT) No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Made available in DSpace on 2013-05-09T12:40:16Z (GMT). No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Este trabalho apresenta um estudo da implementação em FPGAs (Field Programma- ble Gate Array) de algoritmos de otimização bioinspirados baseados em inteligência de enxames, voltados principalmente para aplicações embarcadas. Nos problemas de otimização embarcada, a dimensionalidade (número de variáveis de decisão) é relativa- mente pequena (algumas dezenas), por em, os problemas devem ser resolvidos em uma escala de tempo desde os milissegundos até alguns segundos. A abordagem utilizada está baseada em uma representação aritmética de ponto utuante e no uso de operações de fácil implementação em FPGAs, permitindo explorar o paralelismo intrínseco dos algoritmos por inteligência de enxames, visando obter ganhos de desempenho em termos do tempo de execução e da qualidade da solução. Foram exploradas as arquiteturas de hardware dos algoritmos PSO (Particle Swarm Optimization), ABC (Arti cial Bee Colony), FA (Fire y Algorithm) e SFLA (Shu ed Frog Leaping Algorithm), assim como de algumas variantes propostas para os mesmos. Estudos de consumo de recursos para diferente número de partículas paralelas e dimensionalidade dos problemas foram realizados no intuito veri car a aplicabilidade dos algoritmos em arquiteturas reconguráveis. Adicionalmente, a qualidade das soluções obtidas pelas arquiteturas propostas foi validada usando problemas de teste tipo benchmark. Os algoritmos estudados foram implementados no processador de software embarcado MicroBlaze e em um PC de escritório, permitindo, assim, realizar comparações do tempo de execução entre as implementações de hardware e software. Finalmente, uma solucão de hardware foi proposta para a solução de um problema de otimização embarcada, onde é realizado o treinamento online de um controlador neural de um robô móvel de pequeno porte. Os resultados experimentais mostram que a implementação em FPGAs dos algoritmos por intelig^encia de enxames é viável em termos de consumo de recursos de hardware. Foram obtidos fatores de acelera ca~o de tr^es ordens de magnitude em comparação com a implementação software no MicroBlaze e de 3.6 vezes em comparação com a solução no PC de escritório. ______________________________________________________________________________ ABSTRACT / This work presents a study of the FPGA (Field Programmable Gate Array) implementation of swarm intelligence optimization algorithms, applied to embedded optimization systems. In embedded optimization problems the dimensionality (problem size) is smaller than in conventional ones; however, the problems must be solved at millisecond/second time-scales. The approach presented in this work is based on the oating-point arithmetic repre sentation as well as on operations that can be easily implemented on FPGAs, allowing the intrinsic parallelism of the swarm intelligence based algorithms to be explored in order to improve the execution time and the quality of the solutions. Hardware architectures of the PSO (Particle Swarm Optimization), ABC (Arti cial Bee Colony), FA (Fire y Algorithm) and SFLA (Shu ed Frog Leaping Algorithm) algorithms, as well as some proposed modi cations, were mapped on FPGAs. The cost in logic area of the proposed architectures was estimated for di erent swarm sizes and problem sizes in order to validate the applicability of the algorithms for recon gurable architectures. In addition, the quality of the solutions obtained by the proposed architectures was validated using two unimodal and two multimodal bechmarks test problems. The algorithms were also implemented on two software processors, the MicroBlaze embedded processor and a conventional Desktop solution, allowing for comparisons of the execution time between the hardware and software implementations. Finally, a hardware solution was proposed for solving the online training process of a neural network controller of a small mobile robot. The experimental results demonstrate that the FPGA implementation of the swarm intelligence algorithms is feasible in terms of the hardware resources consumption. Speed-up factors of three orders of magnitude and 3.6 times were achieved in compa- rison with the MicroBlaze and the Desktop solutions, respectively.

Made available in DSpace on 2014-06-12T15:50:19Z (GMT). No. of bitstreams: 2 arquivo1633_1.pdf: 3430552 bytes, checksum: 3faeba7130f6e7c5c09f28267843f88a (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2008 / Os FPGAs (Field Programable Gate Array) têm sido considerados como uma opção atrativa no desenvolvimento de co-processadores de aplicação específica para sistemas computacionais de alto desempenho. Tradicionalmente, entretanto, estes dispositivos vinham sendo empregados apenas para implementar sistemas que não demandassem um uso intensivo de operações aritméticas envolvendo números em ponto flutuante. Isto acontecia principalmente devido à alta complexidade e ao tamanho dos cores de hardware gerados e também devido a escassez de recursos lógicos adequados a este tipo de aplicação nos FPGAs disponíveis à época. Os recentes avanços nesta tecnologia tem permitido a construção de novas famílias de FPGAs, os quais além de contar com dezenas de milhões de portas lógicas, dispõem também de recursos de hardware mais adequados à aplicações de processamento de alto desempenho, tais como: CPUs, DSPs (Digital Signal Processor) e grandes blocos de memória. Estes novos recursos tem permitido que projetistas e engenheiros possam implementar com maior facilidade coprocessadores aritméticos mais adequados a aplicações de computação científica. Neste trabalho, serão apresentados os detalhes de construção de uma unidade aritmética, um multiplicador e acumulador (MAC), implementado em FPGA, o qual segue o padrão IEEE 754 para números em ponto flutuante de precisão dupla. Esta unidade foi desenvolvida como parte de um co-processador aritmético de aplicação específica, dedicado a multiplicação de matrizes densas, para uso em plataformas computacionais de alto desempenho. O padrão IEEE 754 é descrito em detalhes, bem como a arquitetura interna da unidade aritmética implementada. Serão apresentadas também as metodologia de desenvolvimento e teste empregadas na construção deste dispositivo

Made available in DSpace on 2014-06-12T15:52:14Z (GMT). No. of bitstreams: 1 license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2009 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / Devido à grande demanda da comunidade científica para o aumento da precisão em cálculos científicos, com redução no tempo de processamento e na potência dissipada pelos algoritmos em sua execução, estudos têm demonstrado que dispositivos especiais, como FPGAs (Field Programmable Gate Arrays), que trabalham, em geral, como co-processadores, podem em muito ajudar nesta linha de pesquisa. Muito já foi implementado e testado, porém a limitação de se trabalhar com números inteiros, que possuem um intervalo reduzido de representação numérica, imposta pela arquitetura nativa dos FPGA, incentivaram os pesquisadores a procurarem alternativas de como aumentar a precisão na plataforma. Esta pesquisa voltou-se para o estudo e a adaptação do padrão aritmético IEEE 754, largamente utilizado em computadores comuns e DSPs, ambos com grande capacidade de representação numérica, para FPGAs. Desta forma, uma adaptação mais natural dos algoritmos já existentes, que precisam ser acelerados, seria possível com os novos recursos na nova plataforma. Esta flexibilidade oferecida pelo novo ambiente de desenvolvimento concebeu muitas alternativas de viabilidade do projeto, gerando assim, uma grande quantidade de Ip-cores (uma biblioteca de cores) que realizam a mesma tarefa, entretanto de maneiras diferentes. Este trabalho tem como objetivo principal desenvolver o algoritmo da transformada rápida de Fourier (FFT) em hardware, para FPGAs. Este software Ip-core, bastante utilizado em aplicação científicas, particularmente em processamento digital de sinais, foi desenvolvido utilizando operações aritméticas números de ponto flutuante, padrão IEEE 754, com uma boa adaptabilidade. No Ip-core desenvolvido todas as operações aritméticas complexas, que o algoritmo demanda, foram encapsuladas para futuras melhoras sejam facilmente implementadas. Isto permite que, caso algum novo core aritmético, com melhor qualidade, venha a ser desenvolvido, o mesmo poderá facilmente substituir um core existente

Esta tese apresenta uma metodologia de implementação de diversas funções matemáticas de ponto-flutuante de alto desempenho para o processador digital de sinais (DSP) de ponto-fixo Blackfin ADSP-BF533 da Analog Devices através de aproximação polinomial. Foram implementadas as funções trigonométricas seno, co-seno, tangente e suas funções inversas, assim como funções logarítmica e exponencial. Será apresentado um meio para manipular valores ponto-flutuante em arquiteturas ponto-fixo, junto com estratégias de alto desempenho para aproximar e resolver funções através de polinômios. Comparações de desempenho serão feitas com a biblioteca matemática ANSI-C do processador Blackfin. Os resultados deste trabalho chegam a uma redução máxima de 85% do tempo de execução em relação à biblioteca desta arquitetura.

Submitted by Nayara Passos (nayara.passos@ufpe.br) on 2015-03-11T17:12:54Z No. of bitstreams: 2 TESE Abner Correa Barros.pdf: 14913537 bytes, checksum: 00c434893f2196bab70791b8218a2bbe (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) / Approved for entry into archive by Daniella Sodre (daniella.sodre@ufpe.br) on 2015-03-13T13:03:45Z (GMT) No. of bitstreams: 2 TESE Abner Correa Barros.pdf: 14913537 bytes, checksum: 00c434893f2196bab70791b8218a2bbe (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) / Made available in DSpace on 2015-03-13T13:03:45Z (GMT). No. of bitstreams: 2 TESE Abner Correa Barros.pdf: 14913537 bytes, checksum: 00c434893f2196bab70791b8218a2bbe (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Previous issue date: 2014 / Cenpes, Petrobras, Finep. / Nestes últimos anos, com o início da prospecção de petróleo em regioões com litologias complexas, tem se observado um crescente interesse no uso do algoritmo Reverse Time Migration(RTM) como solução para o imageamento sísmico. Devido ao seu elevado custo computacional, o algoritmo RTM exige o uso de sistemas computacionais de alto desempenho, os quais demandam investimentos elevados em infraestrutura, o que normalmente representa também um aumento substancial no consumo de energia. Neste cenário, o desenvolvimento de coprocessadores aritméticos de alto desempenho, implementados por meio dos Field Programmable Gate Arrays(FPGAs), passou a ser considerado uma alternativa viável no objetivo de aumentar o a capacidade de processamento de sistemas computacionais já existentes, com impactos positivos tanto nos investimentos em infra-estrutura quanto no consumo de energia. Entretanto, o desenvolvimento destes coprocessadores normalmente exige um estudo prévio minucioso das características do algoritmo a ser implementado e do conjunto de dados a ser processado, a fim de determinar a precisão numérica mnima que deve ser empregada em sua implementação. O objetivo deste trabalho foi desenvolver uma metodologia que permita identificar a precisão numérica mínima necessária à implementação do algoritmo RTM, baseado nos fenômenos físicos envolvidos na propagação da onda sísmica e nas litologias prováveis da região a ser imageada. Para chegar a este objetivo foi desenvolvido um método analítico, capaz de predizer a atenuação esperada para as ondas sísmicas durante os processos de modelagem e migração presentes no algoritmo RTM. Esse método foi baseado em uma nova abordagem no tratamento da atenuação por espalhamento geométrico para modelos com múltiplas camadas, denominada de Raio Efetivo. Como estudo de caso de validação dessa metodologia, foram feitas predições e analisados os resultados de imageamento de diversos modelos sintéticos propostos por um especialista em geologia, os quais eram formados apenas por camadas horizontais, planas e paralelas. Além desses modelos mais simples, foi também utilizado um modelo reconhecidamente complexo, conhecido como modelo de marmousi. Os resultados obtidos em todos os estudos se mostraram dentro de uma margem de segurança de 1 bit de precisão.