Made available in DSpace on 2014-06-12T15:50:19Z (GMT). No. of bitstreams: 2 arquivo1633_1.pdf: 3430552 bytes, checksum: 3faeba7130f6e7c5c09f28267843f88a (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2008 / Os FPGAs (Field Programable Gate Array) têm sido considerados como uma opção atrativa no desenvolvimento de co-processadores de aplicação específica para sistemas computacionais de alto desempenho. Tradicionalmente, entretanto, estes dispositivos vinham sendo empregados apenas para implementar sistemas que não demandassem um uso intensivo de operações aritméticas envolvendo números em ponto flutuante. Isto acontecia principalmente devido à alta complexidade e ao tamanho dos cores de hardware gerados e também devido a escassez de recursos lógicos adequados a este tipo de aplicação nos FPGAs disponíveis à época. Os recentes avanços nesta tecnologia tem permitido a construção de novas famílias de FPGAs, os quais além de contar com dezenas de milhões de portas lógicas, dispõem também de recursos de hardware mais adequados à aplicações de processamento de alto desempenho, tais como: CPUs, DSPs (Digital Signal Processor) e grandes blocos de memória. Estes novos recursos tem permitido que projetistas e engenheiros possam implementar com maior facilidade coprocessadores aritméticos mais adequados a aplicações de computação científica. Neste trabalho, serão apresentados os detalhes de construção de uma unidade aritmética, um multiplicador e acumulador (MAC), implementado em FPGA, o qual segue o padrão IEEE 754 para números em ponto flutuante de precisão dupla. Esta unidade foi desenvolvida como parte de um co-processador aritmético de aplicação específica, dedicado a multiplicação de matrizes densas, para uso em plataformas computacionais de alto desempenho. O padrão IEEE 754 é descrito em detalhes, bem como a arquitetura interna da unidade aritmética implementada. Serão apresentadas também as metodologia de desenvolvimento e teste empregadas na construção deste dispositivo

Made available in DSpace on 2014-06-12T15:52:14Z (GMT). No. of bitstreams: 1 license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2009 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / Devido à grande demanda da comunidade científica para o aumento da precisão em cálculos científicos, com redução no tempo de processamento e na potência dissipada pelos algoritmos em sua execução, estudos têm demonstrado que dispositivos especiais, como FPGAs (Field Programmable Gate Arrays), que trabalham, em geral, como co-processadores, podem em muito ajudar nesta linha de pesquisa. Muito já foi implementado e testado, porém a limitação de se trabalhar com números inteiros, que possuem um intervalo reduzido de representação numérica, imposta pela arquitetura nativa dos FPGA, incentivaram os pesquisadores a procurarem alternativas de como aumentar a precisão na plataforma. Esta pesquisa voltou-se para o estudo e a adaptação do padrão aritmético IEEE 754, largamente utilizado em computadores comuns e DSPs, ambos com grande capacidade de representação numérica, para FPGAs. Desta forma, uma adaptação mais natural dos algoritmos já existentes, que precisam ser acelerados, seria possível com os novos recursos na nova plataforma. Esta flexibilidade oferecida pelo novo ambiente de desenvolvimento concebeu muitas alternativas de viabilidade do projeto, gerando assim, uma grande quantidade de Ip-cores (uma biblioteca de cores) que realizam a mesma tarefa, entretanto de maneiras diferentes. Este trabalho tem como objetivo principal desenvolver o algoritmo da transformada rápida de Fourier (FFT) em hardware, para FPGAs. Este software Ip-core, bastante utilizado em aplicação científicas, particularmente em processamento digital de sinais, foi desenvolvido utilizando operações aritméticas números de ponto flutuante, padrão IEEE 754, com uma boa adaptabilidade. No Ip-core desenvolvido todas as operações aritméticas complexas, que o algoritmo demanda, foram encapsuladas para futuras melhoras sejam facilmente implementadas. Isto permite que, caso algum novo core aritmético, com melhor qualidade, venha a ser desenvolvido, o mesmo poderá facilmente substituir um core existente