Le travail de cette thèse vise la réalisation d’un nouveau capteur d’images pour mobile en technologie CMOS (Complementary Metal Oxide Semiconductor). Ce capteur a été développé en vue de répondre à une forte demande du marché. Les prochaines générations de produits, nécessitent des capteurs d’image avec des performances agressives. Par exemple, le niveau de qualité d’image peut être fortement amélioré avec des architectures faible bruit, ou l’utilisation de nouvelles technologies, pour augmenter le niveau du signal ou diminuer la consommation. L’augmentation de la qualité d’image entraîne un agrandissement de la taille des matrices de pixels, et de la résolution des données. La vitesse de conversion devient donc critique. Le sujet de cette thèse porte sur l’amélioration de ce dernier point. Une étude comparative a été réalisée pour étudier différentes architectures. Le convertisseur à rampe est le mieux adapté pour les petits pixels. Toutefois, son principal inconvénient est son temps de conversion qui nécessite 2N cycles d’horloge. Afin d’obtenir un frame rate plus élevé, une méthode tirant profit du bruit photonique a été proposée. Ce circuit de lecture est fondé sur un convertisseur à rampe par morceaux, et un algorithme qui permet la linéarisation des données. Afin de réduire le bruit, cette nouvelle architecture doit prendre en compte le double échantillonnage corrélé digital. Durant la période de conception, des modes de test ont été mis en place pour permettre la caractérisation du circuit. L’innovation se trouve dans le développement d’une rampe par morceaux qui réduit le temps de lecture d’une ligne de 1us. Cependant, ce développement a besoin d’une calibration adaptée. Un prototype de capteur d’image CMOS de 13Mpixel a été fabriqué en 65 nm, 5 niveaux de métaux, et 1 seul niveau de poly en technologie CMOS standard. Les mesures ont montré que l’INL et DNL du convertisseur étaient aussi performantes qu’avec une rampe linéaire classique. Une attention particulière a été apportée sur la mesure du bruit. Malheureusement, le bruit s’est montré plus élevé qu’avec un capteur « classique ». Cependant, la consommation reste identique en ayant une vitesse de conversion plus rapide. Les solutions proposées sont simples à intégrer structurellement, et faciles à mettre en œuvre. Elles ont l’avantage de ne pas impacter la surface du pixel et préservent donc les performances de ce dernier. Les résultats issus des mesures sur silicium sont très encourageants, car on obtient un gain de presque 20% sur le temps de lecture. / The aim of this thesis is the implementation of new image sensors for mobile in CMOS (Complementary Metal Oxide Semiconductor) technology to meet strong market demand. Next generations of products require image sensors with high performances.These improvements would change the image quality with low noise architecture in one hand, and the use of new technologies to increase the signal level, or reduce the power consumption in the other hand. The gain in image quality leads to increase the size of the pixel’s array, and the resolution of the data -the conversion speed becoming critical-. The subject of this thesis focuses on improving this latter point. A comparative study has been made between several architectures to find the best solution that would fit our needs.The ramp converter is the most suitable for small pixels, but his main drawback is the conversion time that requires 2N clock cycles. To obtain a higher frame rate, a method taking advantage of the photon noise has been presented. This readout circuit is based on a piecewise linear ramp converter and an algorithm that allows the linearization of the data. Furthermore, for noise reduction, the new architecture must take into account the digital correlated double sampling. During the period of design, test modes have also been designed and implemented to allow characterization of the circuit.The innovative part is the use of a piecewise linear ramp, which in simulation, reduces the readout time of 1us per row. However, this element needs calibration. A CMOS image sensor prototype of 13Mpixel has been made in 65 nm, 5 levels of metals, and 1 level of poly standard CMOS technology. Measurements showed that the INL and DNL of the converter were as good as with a conventional linear ramp. A careful consideration has been given to the measurement of noise, which unfortunately is higher than a "conventional" sensor. However, the consumption remains the same while having a faster conversion speed. The solutions are simple to integrate structurally and easy to implement. They have the advantage of not affecting the surface of the pixel, thus preserve the performance of the latter. The results found from the silicon-on measures are very encouraging, we gain almost 20% of the conversion time.

L'avancement de la technologie durant ces dernières années a permis aux imageurs d'atteindre de très hautes résolutions. Ceci a rendu les images plus riches en détails. D'un autre côté, une autre limitation se présente à ce niveau; celle du nombre de bits limité après la conversion analogique numérique. De ce fait, la qualité de l'image peut être affectée. Pour remédier à cette limitation et garder une meilleure qualité de l'image en sortie de son système d'acquisition, l'information lumineuse doit être codée sur un grand nombre de bits et conservée durant tout le flot de traitement pour éviter l'intervention du bruit et la génération des artefacts en sortie du système. En outre, le traitement numérique de chaque pixel sera coûteux en consommation d'énergie et en occupation de surface silicium.Le travail effectué dans cette thèse consiste à étudier, concevoir et implémenter plusieurs fonctions et architectures de traitement d'image en électronique analogique ou mixte. L'implémentation de ces fonctions en analogique permet de décaler la conversion de l'information lumineuse en numérique vers une étape ultérieure. ceci permet de conserver un maximum de précision sur l'information traitée. Ces fonctions et leurs architectures ont un but d'améliorer la dynamique de fonctionnement des imageurs CMOS standard (à intégration), en utilisant des techniques à temps d'intégration variable, et des "tone mapping" locaux qui imitent le système de vision humaine.Les principes de fonctionnement, les émulations sous MATLAB, la conception et les simulations électriques ainsi que les résultats expérimentaux des techniques proposées sont présentés en détails dans ce manuscrit. / The technology progress in recent years has enabled imagers to reach a very high resolutions. This allows images to be more detailed and rich in information. On the other hand, the limited number of bites after the digital analogue conversion may drastically affect the quality of the image. To maintain the quality of the output image of the acquisition system, the luminous information should be (1) encoded on a large number of bits and (2) maintained throughout the processing flow so that to avoid noise interference and generating artifacts system output. However, the digital processing of each pixel will be energy consuming will occupy more surface silicon.The goal of this thesis is to study, design and implement several image processing functions as well as their architectures using analog and mixed electronic. Implementation of these functions shifts the analog to digital conversion to a subsequent step. This allows a maximum precision of the processed information. The proposed functions and their architectures improve the operational dynamics Standard CMOS imagers using (1) variable integration time techniques, and (2) "tone mapping" which mimics the human vision system.The experimental results based on emulations in Matlab and the electrical design show the novelty and the efficiency of the proposed method.

The resolution of CMOS image sensor is becoming higher and higher, while for identifying its performance, designers need to do a series of simulations, and this work consumes large CPU time in classical design environment. This thesis titled "Fast Scalable and Variability Aware CMOS Image Sensor Simulation Methodology" is dedicated to explore a new simulation methodology for improving the simulation capability. This simulation methodology is used to study the image sensor performance versus low level design parameter, such as transistor size and process variability. The simulation methodology achieves error less than 0.4% on 3T-APS architecture. The methodology is tested in various pixel architectures, and it is used in simulating image sensor with 15 million pixels, the simulation capability is improved 64 times and time consumption is reduced from days to minutes. The potential application includes simulating array-based circuit, such as memory circuit matrix simulation.

On assiste aujourd’hui au développement massif des technologies nomades. L’utilisation de boîtiers compacts est ainsi en plein croissance, non seulement à cause des téléphones portables et tablettes, mais aussi à cause de l’introduction massive de l’électronique dans les appareils portables de la vie quotidienne. La microélectronique embarquée dans ces appareils représente le principal outil d’information et de communication des personnes avec le monde extérieur. Le rythme de développement de ces technologies dans les dernières années est tel que les possibilités d’utilisation des appareils portables d’aujourd’hui étaient de la science-fiction il y a seulement 10 ans.Les fonctionnalités qui verront le jour dans les années à venir ne peuvent donc pas toutes être encore imaginées. Ces fonctionnalités vont toutefois très certainement impliquer une augmentation des performances de calcul des dispositifs, et par conséquent de la chaleur qu’ils dissipent.Aujourd’hui, on envisage des puces complexes comprenant plusieurs niveaux logiques et basées sur technologies hétérogènes. On demande également que ces technologies soient intégrées dans les appareils utilisés dans la vie quotidienne, qu’ils soient connectés entre eux et qu’ils réagissent de façon intelligente. Les stratégies de dissipation de la chaleur doivent donc être en adéquation avec la réduction des dimensions des dispositifs de la microélectronique.L’objectif de la thèse présentée dans ce manuscrit est ainsi d’étudier les stratégies de dissipation thermique des boîtiers compacts avec l’aide de répartiteurs de chaleur intégrés. Ce travail porte sur la caractérisation des performances et contraintes des répartiteurs thermiques avec matériaux carbonés. Les répartiteurs sont capables de dissiper sur sa surface la chaleur produite dans un point chaud.Afin d’étudier le phénomène de la dissipation avec un répartiteur, on a mis en place une méthodologie qui prend en compte le caractère multiniveau de la dissipation thermique. L’objectif est de pouvoir se concentrer sur l’interaction entre le répartiteur thermique et chacun des éléments de l’ensemble. On a réutilisé deux véhicules de test et on a désigné un véhicule de test spécifique pour l’étude de la thermique des puces imageurs.Les travaux sont basés sur deux axes : Les études d’intégration et les études thermiques. Les études d’intégration prennent en compte les contraintes dérivées de l’implémentation des couches répartiteurs dans des boitiers compactes. On se concentre d’abord sur les procès d’implémentation des couches répartiteurs au sein de l’ensemble dans un procès industriel. Ensuite on étudie les effets thermomécaniques et les effets sur l’intégrité des signaux à haute fréquence.Les études thermiques caractérisent le gain en performances dérivé de cette intégration. On analyse ces phénomènes thermiques avec des mesures et des simulations. Premièrement au niveau silicium et répartiteur, deuxièmement au niveau boitier et finalement on se concentre sur les effets dans une puce et boitier imageur.A la lumière des résultats on peut dire que les matériaux carbonés se présentent comme l’alternative plus intéressante pour l’implémentation à grande échelle de répartiteurs dans des boitiers compacts. Cette implémentation sera poussée par la recherche des prestations dans des boitiers de plus en plus complexes et hétérogènes, ou l’empreinte du répartiteur doit être minimale. La combination des couches de carbone a tous les niveaux du boitier, avec des TIMs des épaisseurs réduites sera la tendance dans les années à venir pour ce type de dispositifs.Cette thèse s’inscrit dans le cadre d’une collaboration tripartie entre le CEA-LETI de Grenoble, le laboratoire G2Elab de l’INP Grenoble et STMicroelectronics à Crolles. / We witness today an explosion of nomadic technologies. Portable devices have become the main tool that people use to connect with the rest of the world. The microelectronics embedded in these devices is the technology that drives this process. The pace of development of these technologies is such that the versatility of portable devices today were science fiction only 10 years ago.The functionalities that will be integrated in the coming years cannot be imagined yet. These features will imply an increase of the computing demands, and consequently, of the heat dissipated inside them. The trend leads to complex stacks with heterogeneous modules of heat dissipating layers.These technologies will be integrated in everyday life. Internet of Things, as we call it, will demand an increasing amount of independent low footprint devices that will be connected. Heat dissipation strategies must therefore be compatible with increasingly smaller dimensions. Compact packages demand is growing rapidly, not only because of telephones and tablets, but also because of the massive introduction of electronics into in everyday life devices.The objective of the thesis is to study the integration of heat-spreaders in compact packages to enhance its thermal performance. This work goes deeply in the characterization of the thermal performance of carbon-base heat spreaders. Heat-spreaders are able to extract the heat produced in hot spots and transport it along its surface.In order to study the heat spreading phenomenon, a methodology that takes into account the multi-level nature of heat dissipation has been implemented. The objective is to be able to focus on the interaction between the heat-spreader and each one of the elements of the package stack. Two test vehicles have been re-used from previous works. A specific test vehicle was also design in order to emulate the thermal behavior of imaging sensors.The thesis is based on two main axes: Integration studies and thermal studies. The integration studies take into account the constraints derived from the implementation of heat spreaders in compact packages. Firstly, we focus on the implementation processes within an industrial process. Latelly, we study the thermomechanical effects of heat spreaders and the impact on the integrity of high frequency signals.Thermal studies are aimed to characterize the performance gain derived from this heat spreader integration. The thermal phenomena are analyzed with measurements and simulations. First at silicon and interface level, then at package level, finally we focus on the effects in image sensor die and package.In the light of the results it can be said that carbon based materials are the most interesting alternative for large-scale implementation of heat spreaders in compact packages. This implementation will be driven by the research of new functionalities and performances in compact packages. The heat spreader will have to perform while maintaining a minimal footprint. The combination of carbon layers at all package levels, along with reduced thermal interface thickness will be the trend in the coming years for this type of device.This thesis is part of a tripartite collaboration between the CEA-LETI of Grenoble, the G2Elab laboratory of the INP Grenoble and STMicroelectronics in Crolles.

L'essor de l'industrie micro-électronique au cours des dernières années n'aurait pas été possible sans les innovations en termes de procédés de fabrication de la technologie CMOS (Complementary Metal Oxide Semiconductor) induisant une amélioration continue des performances des composants. Ces innovations doivent relever les défis technologiques inhérents à la fois à la miniaturisation ainsi qu'à la diversification croissante des composants. En réponse à ces défis, des approches de modélisation de type TCAD (Technology Computer Aided Design), permettent de réduire nettement le temps et le coût de développement de ces nouvelles technologies. Dans ce cadre, cette thèse s'intéresse à l'élaboration de modèles TCAD permettant la prise en compte des différents mécanismes physiques ayant lieu lors de l'utilisation des procédés de fabrication avancés. Dans une première partie, les mécanismes de diffusion et d'activation pour des fortes doses d'implantation ont pu être étudiés notamment dans le cas de l'implantation plasma, technique très prometteuse pour des applications de dopage conforme dans les capteurs d'image ou transistors TriGates. La mise en évidence et la modélisation d'agrégats de bore-interstitiel de grande taille ont ainsi pu être menées pour des conditions de fort dopage. Dans une deuxième partie, la diffusion et le transfert d'espèces chimiques entre différents matériaux ont été évalués. Ainsi, la perte de dose de bore dans le silicium dans les empilements " espaceurs " ainsi que la diffusion de bore correspondante dans l'oxyde ont été étudiés. De même, l'évaluation de la diffusion du lanthane pendant un recuit thermique dans les empilements de grille avec oxyde à forte permittivité diélectrique (high-k) a pu être menée. En dernière partie, l'impact de ces différents mécanismes sur le comportement électrique des composants CMOS a ainsi pu être évalué, et une amélioration de la prédictibilité des modèles TCAD a été obtenue sur les dispositifs transistors MOS ainsi que les capteurs d'image CMOS FSI (Front Side Illumination) et BSI (Back Side Illumination).

Un équipement portable moderne intègre plusieurs capteurs d'image qui peuvent être de différents types. On peut citer en guise d'exemple un capteur couleur, un capteur infrarouge ou un capteur basse lumière. Cet équipement doit alors supporter différentes sources qui peuvent être hétérogènes en terme de résolution, de granularité de pixels et de fréquence d'émission des images. Cette tendance à multiplier les capteurs, est motivée par des besoins applicatifs dans un but de complémentarité en sensibilité (fusion des images), en position (panoramique) ou en champ de vision. Le système doit par conséquent être capable de supporter des applications de plus en plus complexes et variées, nécessitant d'utiliser une seule ou plusieurs sources d'image. Du fait de cette variété de fonctionnalités embarquées, le système électronique doit pouvoir s'adapter constamment pour garantir des performances en terme de latence et de temps de traitement en fonction des applications, tout en respectant des contraintes d'encombrement.% Même si depuis de nombreuses années, un grand nombre de solutions architecturales ont été proposées pour améliorer l'adaptabilité des unités de calcul, un problème majeur persiste au niveau du réseau d'interconnexion qui n'est pas suffisamment adaptable, en particulier pour le transfert des flux de pixels et l'accès aux données. Nous proposons dans cette thèse un nouveau réseau de communication sur puce (NoC) pour un SoC dédié à la vision. Ce réseau permet de gérer dynamiquement différents types de flux en parallèle en auto-adaptant le chemin de donnée entre les unités de calcul, afin d'exécuter de manière efficace différentes applications. La proposition d'une nouvelle structure de paquets de données, facilite les mécanismes d'adaptation du système grâce à la combinaison d'instructions et de données à traiter dans un même paquet. Nous proposons également un système de mémorisation de trames à adressage indirecte, capable de gérer dynamiquement plusieurs trames image de différentes sources d'image. Cet adressage indirect est réalisé par l'intermédiaire d'une couche d'abstraction matérielle qui se charge de traduire des requêtes de lecture et d'écriture, réalisées suivant des indicateurs de la trame requise (source de l'image, indice temporel et dernière opération effectuée). Afin de valider notre proposition, nous définissons une nouvelle architecture, appelée Multi Data Flow Ring (MDFR) basée sur notre réseau avec une topologie en anneau. Les performances de cette architecture, en temps et en surface, ont été évaluées dans le cadre d'une implémentation sur une cible FPGA

Un équipement portable moderne intègre plusieurs capteurs d'image qui peuvent être de différents types. On peut citer en guise d'exemple un capteur couleur, un capteur infrarouge ou un capteur basse lumière. Cet équipement doit alors supporter différentes sources qui peuvent être hétérogènes en terme de résolution, de granularité de pixels et de fréquence d'émission des images. Cette tendance à multiplier les capteurs, est motivée par des besoins applicatifs dans un but de complémentarité en sensibilité (fusion des images), en position (panoramique) ou en champ de vision. Le système doit par conséquent être capable de supporter des applications de plus en plus complexes et variées, nécessitant d'utiliser une seule ou plusieurs sources d'image. Du fait de cette variété de fonctionnalités embarquées, le système électronique doit pouvoir s'adapter constamment pour garantir des performances en terme de latence et de temps de traitement en fonction des applications, tout en respectant des contraintes d'encombrement.% Même si depuis de nombreuses années, un grand nombre de solutions architecturales ont été proposées pour améliorer l'adaptabilité des unités de calcul, un problème majeur persiste au niveau du réseau d'interconnexion qui n'est pas suffisamment adaptable, en particulier pour le transfert des flux de pixels et l'accès aux données. Nous proposons dans cette thèse un nouveau réseau de communication sur puce (NoC) pour un SoC dédié à la vision. Ce réseau permet de gérer dynamiquement différents types de flux en parallèle en auto-adaptant le chemin de donnée entre les unités de calcul, afin d'exécuter de manière efficace différentes applications. La proposition d'une nouvelle structure de paquets de données, facilite les mécanismes d'adaptation du système grâce à la combinaison d'instructions et de données à traiter dans un même paquet. Nous proposons également un système de mémorisation de trames à adressage indirecte, capable de gérer dynamiquement plusieurs trames image de différentes sources d'image. Cet adressage indirect est réalisé par l'intermédiaire d'une couche d'abstraction matérielle qui se charge de traduire des requêtes de lecture et d'écriture, réalisées suivant des indicateurs de la trame requise (source de l'image, indice temporel et dernière opération effectuée). Afin de valider notre proposition, nous définissons une nouvelle architecture, appelée Multi Data Flow Ring (MDFR) basée sur notre réseau avec une topologie en anneau. Les performances de cette architecture, en temps et en surface, ont été évaluées dans le cadre d'une implémentation sur une cible FPGA / Modern portable vision systems include several types of image sensors such as colour, low-light or infrared sensor. Such system has to support heterogeneous image sources with different spatial resolutions, pixel granularities and working frequencies. This trend to multiply sensors is motivated by needs to complete sensor sensibilities with image fusion processing techniques, or sensor positions in the system. Moreover, portable vision systems implement image applications which require several images sources with a growing computing complexity. To face those challenges in integrating such a variety of functionalities, the embedded electronic computing system has to adapt permanently to preserve application timing performance in latency and processing, and to respect area and low-power constraints. In this thesis, we propose a new Network-On-Chip (NoC) adapted for a System-On-Chip (SoC) dedicated to image applications. This NoC can manage several pixel streams in parallel by adapting dynamically the datapatah between processing elements and memories. The new header packet structure enables adaptation mechanisms in routers by combining instructions and data in a same packet. To manage efficiently the frames storage required for an application, we propose a frame buffer system with an indirect frame addressing, which is able to manage several frames from different sensors. It features a hardware abstraction layer which is in charge to collect reading and writing requests, according to specific frame indicators such as the image source ID. The NoC has been validated in a complete processing architecture called Multi Data Flow Ring (MDFR) with a ring topology. The MDFR performances in time and area has been demonstrated for an FPGA target

Les capteurs d'images CMOS sont de plus en plus utilisés dans le domaine industriel : la surveillance, la défense, le médical, etc. Dans ces domaines, les capteurs d'images CMOS sont exposés potentiellement à de grandes variations de température. Les capteurs d?images CMOS, comme tous les circuits analogiques, sont très sensibles aux variations de température, ce qui limite leurs applications. Jusqu'à présent, aucune solution intégrée pour contrer ce problème n'a été proposée. Afin de remédier à ce défaut, nous étudions, dans cette thèse, les effets de la température sur les deux types d'imageurs les plus connus. Plusieurs structures de compensation sont proposées. Elles reprennent globalement les trois méthodes existantes et jamais appliquées aux capteurs d'images. La première méthode utilise une entrée au niveau du pixel qui sera modulée en fonction de l'évolution de la température. La deuxième méthode utilise la technique ZTC (Zero Température Coefficient). La troisième méthode est inspirée de la méthode de la tension de référence bandgap. Dans tous les cas, nous réduisons de manière très intéressante l'effet de la température et nous obtenons une bonne stabilité en température de -30 à 125°C. Toutes les solutions proposées préservent le fonctionnement initial de l'imageur. Elles n'impactent également pas ou peu la surface du pixel

Parmi les techniques d'imagerie optiques utilisées en milieu clinique, la principale limitation est la faible résolution lorsque la profondeur d'examen dépasse quelques mm. Cette limite de résolution ne permet pas à l'heure actuelle de concurrencer les techniques d'imagerie médicales permettant de réaliser un examen du corps dans son intégralité (Rayons X, IRM, Scanner). Dans ce cadre, l'imagerie acousto-optique présente plusieurs avantages: elle permet de mesurer des propriétés optiques utiles pour la détection de tumeur, à la résolution spatiale des ultrasons. Cependant, les dispositifs de détection utilisés présentent un manque de sensibilité et de rapidité qui freinent le transfert de cette technique en milieu clinique.Ce constat nous a conduit à étudier les caractéristiques intrinsèques du signal acousto-optique afin de proposer deux architectures de pixels basées sur des technologies CMOS. La première architecture, totalement analogique, présente des caractéristiques de vitesse d'acquisition compatibles avec le temps de corrélation des milieux biologiques (<1 ms)et un pré-traitement du signal utile. La seconde architecture intègre une fonction de conversion analogique-numérique de manière à simplifier le montage optique, et traiter le signal plus efficacement.Par ailleurs, le contrôle de la phase en plusieurs points du front est essentiel pour refocaliser les signaux lumineux. Pour contourner les limitations de vitesse des dispositifs de contrôle adaptatif de phase de l'état de l'art, nous avons développé un dispositif monolithique constitué de l'empilement physique d'un modulateur de lumière en phase, à cristaux liquides, sur un circuit CMOS constitué d'une matrice de photo-détecteurs et de circuits de traitement afin de permettre le contrôle de front d'onde dès son acquisition. Le dispositif opto-électronique a été proposé et couplé à la première architecture électronique. Il permet de réaliser une opération sur la phase de l'onde lumineuse en chaque pixel (conjugaison de phase par ex.) en parallèle sur les pixels d'une matrice, dans un intervalle de temps inférieur au temps de corrélation des milieux biologiques. / Among the optical medical imaging techniques used in medicine, the main limitation is the low resolution at a penetration depth greater than a few mm. This limitation does not allows competing with the standard imaging techniques such as X rays or RMI based imaging. In that scope, the acousto-optical imaging features several advantages: it allows measuring an optical contrast useful to detect tumors, in conjunction with the spatial resolution of ultrasound. However, the state of the art detecting devices feature a lack of sensitivity, which prevent its transfer to medical practitioners.This leads us to study the intrinsic features of the acousto-optical signal in order to propose two CMOS pixel architectures. The first one, fully analog, is compliant with the correlation time of biological tissue (1 ms typ.) and features an analog processing of the relevant signal. The second one is based on a digital pixel which contains an analog to digital converter, allowing simplifying the optical setup and increasing the robustness of the processing.In addition, related to the recent progress in wavefront control, an opto-electronic device, coupled with the first pixel architecture, has been proposed. It allows performing an optical phase operation (e.g. phase conjugation) in parallel on a pixels array, within the correlation time of biological media. Thus, this monolithic device circumvents the speed limitations of state of the art setup by a physical stacking of a liquid crystals spatial light modulator over a CMOS image sensor.

Ce travail a montré que l’apport de la technologie d’intégration 3D, permet de surmonter les limites imposées par la technologie monolithique sur les performances électriques (« coupling » et consommation) et sur l’implémentation physique (aire du pixel) des imageurs. Grâce à l’analyse approfondie sur la technologie d’intégration 3D, nous avons pu voir que les technologies d’intégration 3D les plus adaptées pour l’intégration des circuits dans le pixel sont : 3D wafer level et 3D construction séquentielle. La technologie choisie pour cette étude, est la technologie d'intégration 3D wafer level. Cela nous a permis de connecter 2 wafers par thermocompression et d’avoir une interconnexion par pixel entre wafers. L’étude de l’architecture CAN dans le pixel a montré qu’il existe deux limites dans le pixel : l’espace de construction et le couplage entre la partie analogique et numérique « digital coupling ». Son implémentation dans la technologie 3D autorise l’augmentation de 100% l’aire de construction et la réduction du « digital coupling » de 70%. Il a été implémenté un outil de calcul des éléments parasites des structures 3D. L’étude des imageurs rapides, a permis d’étendre l’utilisation de cette technologie. L’imageur rapide type « burst » a été étudié principalement. Cet imageur permet de dissocier la partie d’acquisition des images de la sortie. La limite principale, dans la technologie monolithique, est la taille des colonnes (pixels vers mémoires). Pour une haute cadence d’acquisition des images, il faut une grande consommation de courant. Son implémentation dans la technologie 3D a autorisé à mettre les mémoires au-dessous des pixels. Les études effectuées pour ce changement (réduction de la colonne à une interconnexion entre wafers), ont réduit la consommation totale de 90% et augmenté le temps d’acquisition des images de 184%, en comparaison à son pair monolithique. / This work has shown that the contribution of 3D integration technology allows to overcome the limitations imposed by monolithic technology on the electrical performances (coupling and consumption) and on the physical implementation (area of the pixel) of imagers. An in-depth analysis of the 3D integration technology has shown that the most suitable 3D integration technologies for the integration of the circuits at the pixel level are: 3D wafer level and 3D sequential construction. The technology chosen for this study is the 3D wafer level integration technology. This allows us to connect 2 wafers by thermocompression bonding and to have an interconnection or “bonding point” par pixel between wafers. The study of the architecture CAN at the pixel level showed that there are two limits in the pixel: the construction area and the coupling between the analog and digital part «digital coupling». Its implementation in 3D technology allows the construction area to be increased by 100% and the digital coupling reduced by 70%. It has been implemented a tool for computing the parasitic elements of 3D structures. The study of high speed imagers has allowed the use of this technology to be extended. The "burst" imager was mainly studied. This kind of imager’s architecture can dissociate the image acquisition from the output part. The main limit, in monolithic technology, is the size of the columns (pixels to memories). For a high rate of image acquisition, a high current consumption is required. Its implementation in 3D technology allowed to put the memories below the pixels. The studies carried out for this change (reduction of the column to an interconnection between wafers) reduced the total consumption by 90% and increased the acquisition time of the images by 184%, compared to its monolithic peer.