Un algorithme récurrent de la phase de reconnaissance d'un réseau mono couches de Hopfield a été implante. Le problème lie à l'interconnexion complète des neurones a été implantée sur une architecture systolique 2d ou chaque processeur représente une interaction neurone/neurone. Un circuit intégré de 16 neurones, soit 256 synapses, a été réalisé en technologie CMOS. Un tel circuit permet d'effectuer plus d'un demi milliard d'opérations synaptiques par seconde

Les principaux algorithmes de placement et d'interconnexion sont passes en revues. On propose ensuite une classification des représentations symboliques de circuits intégrés, et on s'intéresse aux circuits représentés à l'aide du symbolisme défini pour le MD-MOS. Une methode de placement des portes et de traces des connexions automatises est présentée pour les circuits MD-MOS organisés en cellules à une et deux lignes d'alimentation.

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La motivation de ce travail est la détection des pannes matérielles pouvant se produire à l'intérieur d'une unité centrale (UC) intégrée (microprocesseur). Certaines des différentes étapes de la méthodologie dépassant ce cadre (pouvant être utilisées avec profit pour d'autres problèmes de test que celui du test d'une UC) mais étant tournées vers des problèmes de tests, le caractère intégré étant une constante des circuits étudiés, le titre de ce document situe ledit travail dans un cadre plus vaste, brièvement résumé par : Test et LSI

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Les systèmes de communication sans fil en fréquences millimétriques ont gagné considérablement en importance au cours des dernières années. Des applications comme les réseaux WLAN et WPAN à 60 GHz, le radar automobile autour de 80 GHz ou l'imagerie à 94 GHz sont apparues, demandant un effort conséquent pour la conception des circuits intégrés émetteurs et récepteurs sur silicium. Dans ce contexte, les transformateurs intégrés sont particulièrement intéressants. Ils peuvent réaliser des fonctions comme l'adaptation d'impédance, la conversion du mode asymétrique au différentiel et la combinaison de puissance. La conception et la modélisation de ce type de transformateur font le sujet de cette thèse. Une étude détaillée des topologies de transformateurs est présentée, concernant le dessin des inductances, leur position relative, leurs dimensions géométriques, le blindage du substrat et l'obtention de rapports importants de transformation. Leur modélisation par des simulations électromagnétiques et par un circuit électrique à éléments discrets est également discutée. Le modèle présente une topologie 2-π et une série d'équations analytiques dépendant de ses caractéristiques technologiques et géométriques pour évaluer tous ses composants. Un très bon accord entre les simulations et les mesures est observé pour des transformateurs en technologies CMOS 65 nm et BiCMOS 130 nm jusqu'à 110 GHz. Finalement, les transformateurs sont appliqués à la conception d'un mélangeur BiCMOS à 77 GHz et un amplificateur de puissance CMOS à 60 GHz.

De nombreuses techniques ont été développées pour réduire la consommation processeur considéré jusqu'à présent comme l'élément le plus gourmand en consommation. Avec l'évolution technologique et l'apparition de nouvelles applications toujours plus volumineuses en nombre de données, la surface de silicium dédiée aux unités de mémorisation ne cesse de croître. Les techniques d'optimisation ciblant uniquement le processeur peuvent alors être remises en cause avec cette nouvelle tendance. Certaines études montrent que la technique du DVS (Dynamic Voltage Scaling), la plus performante dans la réduction de la consommation processeur, augmente la consommation de la mémoire principale. Cette augmentation est la conséquence d'une part d'une co-activation plus longue de la mémoire avec le processeur et d'autre part de l'augmentation du nombre de préemptions par l'allongement des temps d'exécution des tâches. La solution proposée pour diminuer cet impact négatif du DVS sur la consommation mémoire est de diminuer la surface mémoire co-active. Une architecture mémoire multi-bancs, offrant la possibilité d'activer un seul banc à la fois et de mettre les autres bancs dans un mode faible consommation, est adoptée. Rechercher la configuration mémoire (nombre de bancs, taille de chaque banc) ainsi que l'allocation des tâches aux bancs constitue la contribution majeure de ces travaux. La modélisation de l'énergie consommée par une mémoire multi-bancs a permis d'identifier un nombre important de variables ainsi que leurs fortes dépendances. Cette tendance a rendu le problème difficile à résoudre. Une exploration exhaustive est premièrement développée afin d'évaluer l'impact de chaque paramètre sur la consommation totale de la mémoire. Bien que l'approche exhaustive permette de rendre la solution optimale, l'espace d'exploration augmente exponentiellement avec le nombre de tâches. Ce type de résolution reste intéressant s'il s'agit de l'employer hors ligne sur des applications à faible nombre de tâches. Une heuristique capable d'explorer un sous-espace potentiellement intéressant et de résoudre le problème en un temps polynomial a été développée dans un second temps. La complexité réduite de cette heuristique permet de l'employer en ligne pour effectuer des migrations dans le cas de systèmes à nombre de tâches dynamiques. Des expérimentations sur des applications de traitement de signal temps réel et une application multimédia (GSM et MPEG2) montrent des gains intéressants sur la consommation mémoire. La configuration mémoire obtenue par exploration exhaustive ou par la résolution heuristique couplée à un processeur muni d'une technique de DVFS permet d'augmenter le gain énergétique du système total.

La fréquence d'opération des circuits intégrés continue<br />de monter donc l'inductance des interconnexions devient non<br />négligeable. Il est donc nécessaire de pouvoir la calculer de<br />façon précise pour une analyse à posteriori correcte. Dans cette<br />thèse, nous développons une nouvelle approche pour<br />le calcul de l'impédance propre et mutuelle dans les<br />interconnexions. Notre méthode alternative est moins chère, du<br />point vu du calcul, que celle du PEEC. Elle est aussi plus stable mais<br />tout de même aussi précise. Nous résoudrons le problème<br />de capturer la dépendance en fréquence de l'impédance,<br />conséquence des effets de proximité et de peau.<br /><br />Nous étendons notre analyse a l'étude de l'impédance propre<br />et mutuelle des dispositifs passifs, plus spécifiquement les<br />inducteurs intentionnels. Nous incluons un modèle RLC utile pour<br />capturer des informations importantes comme la fréquence de<br />résonance ou le facteur de qualité.<br /><br />Nous dérivons une expression originale pour le délai d'une ligne<br />de transmission RLC excitée par une rampe avec un temps de<br />montée non nul et avec une capacité de charge placée à la fin<br />de la ligne.<br /><br />Nous présentons une application utile des effets inductifs dans les<br />circuits intégrés. Ce que nous montrons est la faisabilité<br />pour transmettre des signaux à la vitesse maximale, celle de la<br />lumière dans le milieu de transmission.

L'objectif de cette thèse est l'étude de l'immunité des circuits intégrés complexes face aux perturbations électromagnétiques. Le début est consacré à la présentation de la compatibilité électromagnétique des circuits intégrés. Une présentation des moyens de maîtrise de la CEM est ensuite donnée. Les principaux thèmes que sont la modélisation, l'optimisation et la mesure sont exposés. L'étude se poursuit par l'établissement d'une méthodologie de construction d'un modèle d'immunité appliquée à un circuit convertisseur. Cette méthodologie s'inspire de la proposition de norme ICIM-CI pour bâtir successivement les différents blocs du modèle d'immunité. Une attention particulière est donnée à la modélisation du mécanisme de défaillance, celui-ci permettant d'obtenir les résultats d'immunité. Les résultats fournis par le modèle sont ensuite comparés puis validés par des mesures sur circuit. Enfin des études complémentaires, portant sur des circuits plus complexes, permettent de proposer des améliorations et perspectives nouvelles pour la démarche de modélisation.

NXP Semiconductor à Caen ayant des compétences dans le développement destechnologies System in Package (SiP) et NXP Semiconductor à Eindhoven ayant unespécialité en qualification virtuelle, deux partenariats ont été mis en place pour réaliser uneétude sur la qualification accélérée des composants SiP. Une thèse orientée simulations a étéréalisée à l'université de Delft (Pays-Bas) par Xiaosong Ma et dirigée par Kaspar Jansen, enparallèle une thèse plus expérimentale a été réalisée avec l'université de Bordeaux 1 parCharles Regard, à Caen, et dirigée par Hélène Frémont. Ces deux thèses ont été effectuées enproche collaboration. Dans un premier temps, des véhicules de test ont été définisconjointement. Puis un ensemble de caractérisations des matériaux et de simulations a étémené à Delft, alors que des essais expérimentaux de qualification et des analyses dedéfaillance étaient menés à Caen. Tout au long de ces deux thèses, des échanges constants ontété entretenus afin de corréler les simulations par les expérimentations. Ce besoin industrield'étude sur la qualification des composants SiP vient de la très forte augmentation del'intégration des fonctions au sein des équipements mobiles. En effet la technologie SiPpermet de répondre dans des délais intéressants aux nécessités de miniaturisation imposéespar ces nouveaux développements.L'objectif de ce travail de thèse est donc de mettre en place des méthodes et destechniques pour optimiser la qualification des composants System in Package (SiP).