Th. doct.-ing.--Rennes 1, 1977. N°: 71.

Reproduction de : Thèse de 3e cycle : informatique : Grenoble, INPG : 1983. / Titre provenant de l'écran-titre.

Reproduction de : Thèse de docteur-ingénieur : informatique : Grenoble, INPG : 1984. / Titre provenant de l'écran-titre. Bibliogr. p. 137-139.

Th. 3e cycle--Électronique--Grenoble--I.N.P., 1982. N°: D3 167.

L'objectif de mon travail est de comprendre le rôle de Rrp6, une exoribonuclease 3'-5', dans l'expression des gènes. Dans ce but, j'ai utilisé le promoteur du virus de l'immunodéficience humaine (VIH-1) comme modèle d'étude de la régulation des gènes chez les mammifères. En utilisant ce modèle dans le chapitre 1 des résultats, nous avons montré l'existence d'un nouveau mécanisme de répression de l'expression des gènes dépendant de l'ARN qui requiert les actions combinées de Rrp6 et du microprocesseur. A la suite de ce travail, nous avons caractérisé les complexes de protéines associés à Rrp6 qui contribuent à cette répression de la transcription (résultats - chapitre 2). Ces deux études suggèrent un rôle de Rrp6 dans la répression de la transcription au niveau du promoteur du VIH-1 mais aussi sur certains gènes cellulaires. Au cours des études présentées dans le chapitre 1, nous avons observé une forte diminution de l'expression de la protéine Dicer dans les cellules déplétées de Rrp6. Dicer est un élément central de la régulation de la maturation des microARN (miRNA) et donc joue un rôle important dans tous les processus cellulaires qui sont régulés par les miRNA, incluant de nombreux processus biologiques et physiologiques. Ainsi, il est important de connaitre les voies de régulation de Dicer. Dans le chapitre 3 des résultats, nous décrivons un nouveau mécanisme de régulation de Dicer par Rrp6. En effet, nos résultats montrent que Rrp6 est nécessaire pour un epissage efficace de l'ARNm de Dicer. Nos travaux décrivent un nouveau role de Rrp6 dans des processus cellulaires distincts: transcription et splicing / The objective of my doctoral work was to understand the role of a 3' to 5' exoribonuclease, Rrp6, in gene expression. I used the Human Immunodeficiency Virus (HIV-1) promoter as a model to study gene regulation in mammalian cells. Using this model, in Result-chapter 1, we demonstrated a novel mechanism of RNA-dependent transcriptional gene silencing that depends on the cooperative activities of Rrp6 and microprocessor. Following this study, we characterized the Rrp6-containing complex that contributes to the transcriptional silencing at HIV-1 promoter (Result-chapter 2). These two studies suggest a role for Rrp6 in transcriptional repression at the HIV-1 promoter and also at a subset of cellular genes. During the course of our studies presented in chapter 1, we observed a dramatic decrease of Dicer protein level in the cells depleted of Rrp6. Dicer is a central regulator of microRNA (miRNA) maturation and therefore exerts an important role in all cellular processes that are regulated by miRNAs, including diverse biological and physiological processes. Thus, it is important to know how Human Dicer1 is regulated. In Result-chapter 3, we describe a new regulatory mechanism of Dicer1 expression by Rrp6. Indeed, our results demonstrate that Rrp6 is required for efficient splicing of Dicer1 mRNA. Our work describes a novel role for Rrp6 in distinct cellular processes: transcription and splicing.

Les methodes de test de microprocesseurs sont passées en revue et les caractéristiques et l'environnement de test propres à l'usager sont définis. Une methode de test s'appuyant sur une description comportementale des microprocesseurs est proposée; elle se décompose en un test de conformité, Le test de balayage et un test des signaux complémentaires. Un équipement de test expérimental à permis de prouver l'efficacité de l'approche sur des lots de microprocesseurs (MC6800)

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

Non traduit / Semiconductor is one of the most reliable inventions when engineered and used with longevity in mind. However, the increasing demand of fast and highly featured products has drastically changed the reliability realm in the recent years. The means of improving the reliability of nano-metric technology circuits encompass techniques that tackle reliability issues at the level of technology, design and manufacturing. Absolutely necessary but these techniques are almost inevitably imperfect. Therefore, it becomes essential to reduce the consequence of the "remaining" faults using fault tolerance techniques.This thesis focuses on improving and developing new low-power fault tolerance techniques that combine the attractive features of different types of redundancies to tackle permanent and transient faults and addresses the problem of error detection and confinement in modern microprocessor cores. Our case study implementation results show that a power saving of up to 20% can be achieved in comparison with fault tolerance techniques that use only one type of redundancy, and offer low-power lifetime reliability improvement.With the objective to further improve the efficiency in terms of cost and fault tolerance capability we present a design space exploration and an efficient cost-reliability trade-off analysis methodology to selectively harden logic circuits using hybrid fault tolerant techniques. The outcome of the two studies establish that hybrid fault tolerant approaches provide a good foundation for building low-power reliable circuits and systems from future technologies, and our experimental results set a good starting point for further innovative research in this area.

La fiabilité est devenu un aspect important de conception des systèmes informatiques suite à la miniaturisation agressive de la technologie et le fonctionnement non interrompue qui introduisent un grand nombre de sources de défaillance des composantes matérielles. Le système matériel peut être affecté par des fautes causées par des défauts de fabrication ou de perturbations environnementales telles que les interférences électromagnétiques, les radiations externes ou les neutrons de haute énergie des rayons cosmiques et des particules alpha. Pour les systèmes embarqués et systèmes utilisés dans les domaines critiques pour la sécurité tels que l'avionique, l'aérospatiale et le transport, la présence de ces fautes peut endommager leurs composants et conduire à des défaillances catastrophiques. L'étude de nouvelles méthodes pour évaluer la fiabilité du système permet d'aider les concepteurs à comprendre les effets des fautes sur le système, et donc de développer des produits fiables et sûrs. En fonction de la phase de conception du système, le développement de méthodes d'évaluation de la fiabilité peut réduire les coûts et les efforts de conception, et aura un impact positif le temps de mise en marché du produit.L'objectif principal de cette thèse est de développer de nouvelles techniques pour évaluer la fiabilité globale du système informatique complexe. L'évaluation vise les fautes conduisant à des erreurs logicielles. Ces fautes peuvent se propager à travers les différentes structures qui composent le système complet. Elles peuvent être masquées lors de cette propagation soit au niveau technologique ou architectural. Quand la faute atteint la partie logicielle du système, elle peut endommager les données, les instructions ou le contrôle de flux. Ces erreurs peuvent avoir un impact sur l'exécution correcte du logiciel en produisant des résultats erronés ou empêcher l'exécution de l'application.Dans cette thèse, la fiabilité des différents composants logiciels est analysée à différents niveaux du système (en fonction de la phase de conception), mettant l'accent sur le rôle que l'interaction entre le matériel et le logiciel joue dans le système global. Ensuite, la fiabilité du système est évaluée grâce à des méthodologies d'évaluation flexible, rapide et précise. Enfin, le processus de prise de décision pour la fiabilité des systèmes informatiques est pris en charge avec les méthodes et les outils développés. / Reliability has become an important design aspect for computing systems due to the aggressive technology miniaturization and the uninterrupted performance that introduce a large set of failure sources for hardware components. The hardware system can be affected by faults caused by physical manufacturing defects or environmental perturbations such as electromagnetic interference, external radiations, or high-energy neutrons from cosmic rays and alpha particles.For embedded systems and systems used in safety critical fields such as avionic, aerospace and transportation, the presence of these faults can damage their components and leads to catastrophic failures. Investigating new methods to evaluate the system reliability helps designers to understand the effects of faults on the system, and thus to develop reliable and dependable products. Depending on the design phase of the system, the development of reliability evaluation methods can save the design costs and efforts, and will positively impact product time-to-market.The main objective of this thesis is to develop new techniques to evaluate the overall reliability of complex computing system running a software. The evaluation targets faults leading to soft errors. These faults can propagate through the different structures composing the full system. They can be masked during this propagation either at the technological or at the architectural level. When a fault reaches the software layer of the system, it can corrupt data, instructions or the control flow. These errors may impact the correct software execution by producing erroneous results or prevent the execution of the application leading to abnormal termination or application hang.In this thesis, the reliability of the different software components is analyzed at different levels of the system (depending on the design phase), emphasizing the role that the interaction between hardware and software plays in the overall system. Then, the reliability of the system is evaluated via a flexible, fast, and accurate evaluation framework. Finally, the reliability decision-making process in computing systems is comprehensively supported with the developed framework (methodology and tools).

Réalisation des microprocesseurs en tranche sur une seule puce tout en minimisant les défauts de fabrication. Étude approfondie sur les tolérances de fabrication des circuits