L'activité de recherche scientifique effectuée dans le cadre de mon doctorat de sciences s'est déroulée dans le secteur de la conception de circuits intégrés radiofréquences pour des systèmes ultra-wideband (UWB) et aux ondes millimétriques, et s'est articulée comme suit: (i) circuits intégrés radiofréquences pour émetteur-récepteurbasse puissance pour réseaux locaux wireless; (ii) radar UWB complètement intégré pour la surveillance cardio-pulmonaire en technologie 90nm CMOS; (iii) amplificateurs faible bruit (LNA) à 60 GHz en technologie standard 65nm CMOS. / The research activity carried out during this PhD consists on the design of radio- frequency integrated circuits, for ultra-wideband (UWB) and millimeter-wave sys- tems, and covers the following topics: (i) radio-frequency integrated circuits for low-power transceivers for wireless local networks; (ii) fully integrated UWB radar for cardio-pulmonary monitoring in 90nm CMOS technology; (iii) 60-GHz low noise amplifer (LNA) in 65nm CMOS technology.

Ce mémoire de thèse s'intéresse aux problèmes posés par l'intégration dans les technologies silicium des synthétiseurs de fréquence dans la gamme 1-5 GHz. Il est montré que l'intégration des architectures classiques n'est pas envisageable car la consommation excessive et le bruit de phase obtenus sont incompatibles avec les spécifications des applications radiofréquences modernes. Dans ce mémoire, un oscillateur original capable de se verrouiller sur l'harmonique d'un signal d'entrée basse fréquence appelé Oscillateur Synchrone (OS) est présenté. Une étude théorique permettant de prévoir la plage de synchronisation de l'OS est proposée rendant ainsi possible une conception optimisée. D'autre part elle confirme les propriétés attendues des OS, en particulier la recopie du bruit de phase du signal de synchronisation, au facteur de multiplication près. Deux prototypes d'OS, intégrés dans une technologie BiCMOS 0,8 μm, sont décrits. Le premier oscille aux alentours de 2,4 GHz et est synchronisé par un signal de fréquence voisine de 400 MHz.. Sa plage de synchronisation de 12 MHz . Le deuxième prototype est une version optimisée, à partir de la théorie développée, oscillant aux alentours de 2 GHz. Il est synchronisé par un signal de fréquence voisine de 330 MHz. Sa plage de synchronisation est de 112 MHz environ permettant de couvrir la plage de réception ou d'émission de l'application UMTS2000. Ces deux prototypes confirment les avantages de l'OS dans une architecture de synthétiseur à boucle double par le report des contraintes de bruit de phase sur la boucle basse fréquence et par sa consommation bien moins élevée qu'une boucle à verrouillage de phase fonctionnant à la même fréquence. Un dernier prototype implanté dans la technologie CMOS 0,25 μm de STMicroelectronics est ensuite décrit. Cet OS oscille à 5,2 GHz et présente une plage de synchronisation de 160 MHz lorsqu'un signal à 900 MHz est appliqué sur son entrée (6ème sous harmonique).