Actuellement, les technologies du traitement d'information ont atteint leurs limites et il devient donc urgent de proposer de nouveaux paradigmes capables de réduire la consommation d'énergie tout en augmentant la capacité de calcul des ordinateurs. Le cerveau humain est un fascinant et puissant organe, avec ses 300 milliards de cellule, il est capable d’effectuer des taches cognitives en consommant 20W. Dans ce contexte nous avons investiguer un nouveau paradigme appelé "neuromorphic computing" ou le traitement bio-inspiré de l'information.L'objectif de cette thèse est de concevoir et de fabriquer un neurone artificiel a très faible consommation utilisant les récentes avancées scientifiques dans les neurosciences et les nanotechnologies. Premièrement, on a investigué le fonctionnement d'un neurone vivant, sa membrane neuronale et nous avons exploré 3 différents modèles de membranes connues sous le nom de Hodgkin Huxley, Wei et Morris Lecar. Deuxièmement, en se basant sur le modèle de Morris Lecar, nous avons réalisé des neurones artificiels analogiques à spike avec différentes constantes de temps. Puis ils ont été fabriqués avec la technologie 65nm CMOS. Par la suite, nous les avons caractérisés et obtenu des performances dépassant l’état de l’art en terme de surface occupée, puissance dissipée et efficacité énergétique. Finalement, on a analysé et comparé le bruit dans ces neurones artificiels avec le bruit dans des neurones biologiques et on a démontré expérimentalement le phénomène de résonance stochastique. Ces neurones artificiels peuvent être extrêmement utiles pour une large variété d’application allant du traitement de données à l’application médicale. / Current computing technology has now reached its limits and it becomes thus urgent to propose new paradigms for information processing capable of reducing the energy consumption while improving the computing performances. Moreover, the human brain, is a fascinating and powerful organ with remarkable performances in areas as varied as learning, creativity, fault tolerance. Furthermore, with its total 300 billion cells, is able to perform complex cognitive tasks by consuming only around 20W. In this context, we investigated a new paradigm called neuromorphic or bio-inspired information processing.More precisely, the purpose of this thesis was to design and fabricate an ultra-low power artificial neuron using recent advances in neuroscience and nanotechnology. First, we investigated the functionalities of living neurons, their neuronal membrane and explored different membrane models known as Hodgkin Huxley, Wei and Morris Lecar models. Second, based on the Morris Lecar model, we designed analog spiking artificial neurons with different time constants and these neurons were fabricated using 65nm CMOS technology. Then we characterized these artificial neurons and obtained state of the art performances in terms of area, dissipated power and energy efficiency. Finally we investigated the noise within these artificial neurons, compared it with the biological sources of noise in a living neuron and experimentally demonstrated the stochastic resonance phenomenon. These artificial neurons can be extremely useful for a large variety of applications, ranging from data analysis (image and video processing) to medical aspect (neuronal implants).

Suffisante pour exécuter les algorithmes à la cadence de ces capteurs d’images performants, tout en gardant une faible consommation d’énergie. Les systèmes monoprocesseur n’arrivent plus à satisfaire les exigences de ce domaine. Ainsi, grâce aux avancées technologiques et en s’appuyant sur de précédents travaux sur les machines parallèles, les systèmes multiprocesseurs sur puce (MPSoC) représentent une solution intéressante et prometteuse. Dans de précédents travaux à cette thèse, la cible technologique pour développer de tels systèmes était les FPGA. Or les résultats ont montré les limites de cette cible en terme de ressource matérielles et en terme de performance (vitesse notamment). Ce constat nous amène à changer de cible c’est-à-dire à passer sur cible ASIC nécessitant ainsi de retravailler profondément l’architecture et les IPs qui existaient autour de la méthode existante (appelée HNCP, pour Homogeneous Network of Communicating Processors). Afin de bénéficier de la performance offerte par la cible ASIC, les systèmes multiprocesseurs proposés s’appuient sur la flexibilité de son architecture. Combinés à des squelettes de parallélisation facilitant la programmabilité de l’architecture, les circuits proposés permettent d’offrir des systèmes supportant le portage en temps réels de différentes classes d’algorithme de traitement d’images. Le résultat de ce travail a abouti à la fabrication d’un circuit intégré à base d’un seul processeur et de ses périphériques en technologie ST CMOS 65nm dont la surface est d’environ 1 mm² et à la définition de 2 architectures multiprocesseurs flexibles basées sur le concept des squelettes de parallélisation (une architecture de 16 coeurs de processeur en technologie ST CMOS 65 nm et une deuxième architecture de 64 coeurs de processeur en technologie ST CMOS FD-SOI 28 nm). / Smart sensors today require processing components with sufficient power to run algorithms at the rate of these high-performance image sensors, while maintaining low power consumption. Monoprocessor systems are no longer able to meet the requirements of this field. Thus, thanks to technological advances and based on previous works on parallel computers, multiprocessor systems on chip (MPSoC) represent an interesting and promising solution. Previous works around this thesis have used FPGA as technological target. However, results have shown the limits of this target in terms of hardware resources and in terms of performance (speed in particular). This observation leads us to change the target from FPGA to ASIC. This migration requires deep rework at the architecture level. Particularly, existing IPs around the method (called HNCP for Homogeneous Network of Communicating Processors) have to be revisited. To take advantage of the performance offered by the ASIC target, proposed multiprocessor systems are based on the flexibility of its architecture. Combined with parallel skeletons that ease programmability of the architecture, the proposed circuits allow to offer systems that support various real-time image processing algorithms. This work has led to the fabrication of an integrated circuit based on a single processor and its peripheral using ST CMOS 65nm technology with an area around 1 mm². Moreover, two flexible multiprocessor architectures based on the concept of parallel skeletons have been proposed (a 16 cores 65 nm CMOS multiprocessors and a 64 cores 28 nm FD-SOI CMOS multiprocessors).

L'activité de recherche scientifique effectuée dans le cadre de mon doctorat de sciences s'est déroulée dans le secteur de la conception de circuits intégrés radiofréquences pour des systèmes ultra-wideband (UWB) et aux ondes millimétriques, et s'est articulée comme suit: (i) circuits intégrés radiofréquences pour émetteur-récepteurbasse puissance pour réseaux locaux wireless; (ii) radar UWB complètement intégré pour la surveillance cardio-pulmonaire en technologie 90nm CMOS; (iii) amplificateurs faible bruit (LNA) à 60 GHz en technologie standard 65nm CMOS. / The research activity carried out during this PhD consists on the design of radio- frequency integrated circuits, for ultra-wideband (UWB) and millimeter-wave sys- tems, and covers the following topics: (i) radio-frequency integrated circuits for low-power transceivers for wireless local networks; (ii) fully integrated UWB radar for cardio-pulmonary monitoring in 90nm CMOS technology; (iii) 60-GHz low noise amplifer (LNA) in 65nm CMOS technology.

Un Convertisseur Analogique-Numérique (CAN) pour les applications spatiales en astrophysique et cosmologie a été développé au cours de cette thèse. Cette catégorie de circuits demande des bandes passantes très larges, de très hautes fréquences d'échantillonnage et une faible résolution. L’architecture flash a été retenue pour sa rapidité et sa bande passante. La fréquence d’échantillonnage est de 8GHz. La technologie utilisée est la CMOS 65 nm de chez STMicroeletronics. La conception a été faite en deux phases. Une première qui a amené à un prototype d'un échantillonneur-bloqueur et une deuxième qui a amené au CAN. Les deux prototypes ont été caractérisés et à partir de ces résultats des perspectives d'amélioration pour les nouvelles implémentations ont été retrouvées.Pour atteindre l'objectif final du CAN multi-bits (6-bit sont visés) il a été décidé de dessiner une première version du CAN avec la moitié de la résolution initialement prévue (on passe de 6-bit à 3-bit). L'objectif est de nous permettre d’analyser le comportement des blocs fonctionnels intégrés et ensuite passer à une deuxième voire troisième version pour remplir le cahier des charges initial. / An Analog-to-Digital Converter (ADC) has been developed for astrophysical and cosmological applications. This class of circuits demands, especially in the millimeter wavelength domain, ultra wide bandwidths, ultra high sampling frequencies and a low resolution. The “flash” architecture has been chosen for its speed and bandwidth. This ADC samples at 8Gsps and it has been fabricated in 65nm CMOS technology from STMicroelectornics.The design has been done in two steps. The first was the prototype of a track-and-hold circuit. The second was the ADC. Both circuits have been characterized and from these results some perspectives for further improvements have been proposed.In order to achieve the final goal of the multi-bit ADC (6-bit resolution) we have decided to design a first prototype with half the final resolution, namely a 3-bit resolution ADC. Our idea was, with this first prototype, to conduct a first analysis of the behavior of the integrated functional blocks and, consequently, find the correct improvements required for the ADC final version.

With the continued and successful scaling of CMOS, process, voltage, and temperature (PVT), variations are increasing with each technology generation. The process variability impacts all design goals like performance, power budget and reliability of circuits significantly, resulting in yield loss. Hence, variability needs to be modeled and cancelled out by design techniques during the design phase itself. This thesis addresses the variability issues in 65 nm CMOS, across the domains of process technology, device physics and circuit design, with an eventual goal of accurate modeling and prediction of propagation delay and power dissipation. We have designed and optimized 65 nm gate length NMOS/PMOS devices to meet the specifications of the International Technology Roadmap for Semiconductors (ITRS), by two dimensional process and device simulation based design. Current design sign-off practices, which rely on corner case analysis to model process variations, are pessimistic and are becoming impractical for nanoscale technologies. To avoid substantial overdesign, we have proposed a generalized statistical framework for variability-aware circuit design, for timing sign-off and power budget analysis, based on standard cell characterization, through mixed-mode simulations. Two input NAND gate has been used as a library element. Second order statistical hybrid models have been proposed to relate gate delay, static leakage power and dynamic power directly in terms of the underlying process parameters, using statistical techniques of Design Of Experiments - Response Surface Methodology (DOE-RSM) and Least Squares Method (LSM). To extend this methodology for a generic technology library and for computational efficiency, analytical models have been proposed to relate gate delays to the device saturation current, static leakage power to device drain/gate resistance characterization and dynamic power to device CV-characterization. The hybrid models are derived based on mixed-mode simulated data, for accuracy and the analytical device characterization, for computational efficiency. It has been demonstrated that hybrid models based statistical design results in robust and reliable circuit design. This methodology is scalable to a large library of cells for statistical static timing analysis (SSTA) and statistical circuit simulation at the gate level for estimating delay, leakage power and dynamic power, in the presence of process variations. This methodology is useful in bridging the gap between the Technology CAD and Design CAD, through standard cell library characterization for delay, static leakage power and dynamic power, in the face of ever decreasing timing windows and power budgets. Finally, we have explored the gate-to-source/drain overlap length as a device design parameter for a robust variability-aware device structure and demonstrated the presence of trade-off between performance and variability, both at the device level and circuit level.