La demande d’objets connectés dans notre société est très importante, au vu du marché florissant des smartphones. Ces nouveaux objets technologiques ont pour avantage de regrouper plusieurs fonctions en un seul objet ultra compact. Cette diversité est possible grâce à l’avènement des systèmes-sur-puce (SoC, System-on-Chip) et à la miniaturisation extrême des composants. Les SoC s’intègrent dans l’approche « More than Moore » et demande une superficie importante des puces. Celle-ci peut-être réduite par l’utilisation d’une autre approche appelée « More Moore » qui fut largement utilisée ces dernières années pour miniaturiser la taille des transistors. Cependant cette approche tend vers ses limites physiques puisque la réduction drastique de la taille des MOSFETs (« Metal Oxide Semicondutor Field Effect Transistor ») ne pourra pas être poursuivie à long terme. En outre, les transistors de taille réduite présentent des effets parasites, liés aux effets de canaux courts et à une mauvaise dissipation de la chaleur dégagée lors du fonctionnement des MOSFETs miniaturisés. Les effets de canaux courts peuvent-être minimisés grâce à de nouvelles architectures, telles que l’utilisation de nanofils, qui permettent d’obtenir une grille totalement enrobante du canal. Mais le problème de la puissance de consommation reste un frein pour le passage au prochain nœud technologique et pour l’augmentation des fonctions dans les appareils nomades. En effet, la puissance de consommation des MOSFETs ne fait qu’augmenter à chaque nouvelle génération, ce qui est en partie dû à l’accroissement des pertes énergétiques induites par la puissance statique de ces transistors. Pour diminuer celle-ci, la communauté scientifique a proposée plusieurs solutions, dont une des plus prometteuses est le transistor à effet tunnel (TFET). Car ce dispositif est peu sensible aux effets de canaux courts, et il peut fonctionner à de faibles tensions de drain et avoir un inverse de pente sous le seuil inférieur à 60mV/dec. L’objectif de la thèse est donc de fabriquer et de caractériser des transistors à effet tunnel à base de nanofil unique en silicium et silicium germanium. Nous présenterons la croissance et l’intégration des nanofils p-i-n en TFET. Puis nous avons étudié l’influence de certains paramètres sur les performances de ces transistors, et en particulier, l’effet du niveau de dopage de la source et du contrôle électrostatique de la grille sera discuté. Ensuite, l’augmentation des performances des TFETs sera montrée grâce à l’utilisation de semiconducteur à petit gap. En effet, nous insérons du germanium dans la matrice de silicium pour en diminuer le gap et garder un matériau compatible avec les techniques de fabrication de l’industrie de la microélectronique. Un modèle de simulation du courant tunnel bande à bande a été réalisé, se basant sur le modèle de Klaassen. Les mesures électriques des dispositifs seront comparées aux résultats obtenus par la simulation, afin d’extraire le paramètre B de la transition tunnel pour chacun des matériaux utilisés. Enfin nous présenterons les améliorations possibles des performances par une intégration verticale des nanofils. / The connected objects demand in our society is very important , given the successfull smartphone market. These newtechnological objects have the advantage to combine several functions in one ultra compact object. This diversity is possibledue to the advent of system-on-chip (SoC) and the components scaling down. The SoCs are into the More than Mooreapproach and require a large chips area, which can be reduced by the use of "More Moore" approach which was widelyused in recent years to scale down the transistors. However, this approach tends to physical limitations since the drasticscaling down of the MOSFETs ("Metal Oxide Field Efect Transistor Semicondutor") can not be continued in the future. Inaddition, the nanoŰMOSFET have parasitic efects, related to short-channel efects and a low heating dissipation. Theshort channel efects can be minimized thanks to new architectures, such as the use of nanowires, which enable a gate allaround of the channel. But the power consumption problem still drag on the transition to the next technology node and theaddition of new functions in mobile devices. Indeed, the MOSFETŠs consumed power increases with each new generation,which is mainly due to the static power increase of these transistors. To reduce it, the scientiĄc community has proposedseveral solutions, and one of the most promising is a tunnel efect transistor (TFET). Because this device exhibit lessshort-channel efects compared to the conventional MOSFET, it can operate at low drain voltages and their subthresholdslope could be lower than 60 mV/dec. The thesis aims are to fabricate and characterize tunneling transistors based onsingle silicon nanowire and silicon germanium. We will present the growth and integration of pŰiŰn nanowires TFET. Thenwe investigated the inĆuence of some parameters on the electrical performance of these transistors, in particular, the efectof the source doping level and the electrostatic gate control will be discussed. In the next part, the increase of TFETsperformance will be shown thanks to the small band-gap semiconductor use. Indeed, we insert germanium in the silicon dieto reduce the bandgap and keep a material compatible with the CMOS manufacturing. A band to band tunneling modelwas used to calculate the device current, based on the model Klaassen. Electrical measurements will be compared to thesimulated results, in order to extract the B parameter of tunnel transition for each materials used. Finally we will presentthe possible performance improvements thanks to the vertical nanowires integration.