O presente trabalho aborda a aplicação de códigos fontanais em redes subaquáticas. Tais redes transmitem dados abaixo da água fazendo uso de sinais acústicos e possuem diversas aplicações. No entanto, é sabido que esse tipo de rede é caracterizado por uma baixa velocidade de propagação e largura de banda menor que as redes que operam em meios de transmissão mais conhecidos, tais como a transmissão sem fio via ondas de rádio frequência, resultando num maior atraso na entrega de pacotes. Para tentar minimizar estes atrasos e aumentar a eficiência energética das redes subaquáticas, o trabalho otimizou o sistema de transmissão inserindo um código corretor de erros fontanal no transmissor de mensagens. Dentro desse contexto, foi necessário modelar o consumo energético necessário para a transmissão correta de pacotes de dados em redes subaquáticas utilizando códigos fontanais. Dentre os resultados do trabalho, o mais relevante conclui que o uso dos códigos fontanais é capaz de reduzir em até 30% o consumo de energia quando a distância de transmissão é de 20 km para o caso com a taxa de erro de quadro alvo (FER) de Po = 10^−5, e em ate 25% para a FER alvo de Po = 10^−3. / The present work employs fountain codes in an underwater network, in which data is transmitted using acoustic signals and has many applications. However, underwater networks are usually characterized by low propagation speed and smaller bandwidth than networks that use radio frequency signals, resulting in larger transmission delays. Then, aiming at minimizing the delays and increasing the energy efficiency of underwater networks, the present work employs fountain error-correcting codes at the transmitter. To that end, it was first necessary to model the energy consumption of a success data packet transmission in an underwater network using fountain codes. Our results show that the use of fountain codes is able to reduce up to 30% of energy consumption when the transmission distance is of 20 km for the case with a target frame error rate (FER) of Po = 10^−5 , and 25% for the same distance with a target FER of Po = 10^−3.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.

Made available in DSpace on 2014-07-29T16:02:17Z (GMT). No. of bitstreams: 1 SILVANA DA SILVA RODRIGUES.pdf: 983315 bytes, checksum: 17ccfa7762b3ec7758b0c81b7ca259bf (MD5) Previous issue date: 2011-01-28 / The main purpose of this dissertation was to construct lower and upper bounds for the cardinality of the error correcting codes for constant-weight, contained in the vector space Fn 3 , where F3 is a field with three elements, knowing parameters such as length and minimum distance code. We present the main results of linear algebra necessary to develop the theory of codes and then the fundamental concepts of more practical class of codes, the linear error correcting codes. We state the Totobola problem and the Football problem, relating them to the theory of codes and present some bounds for the "covering radius problem"for r = 1 , some values of n. In the last chapter, we conclude the work with some examples that illustrate bounds of coverings for Fn 3 , with r = 2 and 3, and the generalization of the problem, where we present the binary covering radius problem, the case of multiple coverages and the extension of the idea, citing bounds for the cardinality of the codes contained in the vector space over a finite field with any arbitrary number of elements. / O principal objetivo desta dissertação foi construir limitantes inferiores e superiores para o número de elementos de um código corretor de erros de peso constante, contido no espaço vetorial Fn 3 , onde F3 é um corpo contendo três elementos, a partir de parâmetros como comprimento e distância mínima do código. Apresentamos os principais resultados da álgebra linear necessários ao desenvolvimento da teoria de códigos e em seguida, os conceitos fundamentais da classe de códigos mais conhecida na prática: os códigos lineares. Definimos os problemas do totobola e da piscina de futebol e a relação de ambos, com a teoria de códigos e com o problema do raio de cobertura. Construímos limitantes para o problema do raio de cobertura para r = 1, a partir da variação de n, e no último capítulo o trabalho é finalizado com a apresentação de exemplos que ilustram limitantes de cobertura para Fn 3 , com r = 2 e 3 e a generalização do assunto, onde apresentamos o problema binário do raio de cobertura, o caso das múltiplas coberturas e a extensão da idéia, citando limitantes para o número de elementos de códigos contidos em espaços vetoriais sobre um corpo finito contendo uma quantidade qualquer de elementos.