Les systèmes sur puces dans le domaine des communications numériques deviennent extrêmement diversifiés et complexes avec la constante émergence de nouveaux standards et de nouvelles applications. Dans ce domaine, le turbo-décodeur est l'un des composants les plus exigeants en termes de calcul, de communication et de mémoire, donc de consommation d'énergie. Outre les exigences de performances croissantes, les nouveaux systèmes de communications numériques imposent une interopérabilité multi-standard qui introduit la nouvelle exigence de flexibilité de l'implémentation. Dans ce contexte, des travaux récents ont proposé l'utilisation du nouveau concept de processeurs à jeu d'instructions dédié à l'application (ASIP). Un tel modèle d'architecture permet au concepteur d'affiner librement le compromis flexibilité/performance tel que requis par l'application considérée. Toutefois, l'efficacité architecturale des processeurs dédiés à l'application est directement liée au jeu d'instruction défini ainsi qu'au taux d'utilisation des étages de pipeline. La plupart des travaux proposés récemment ne considèrent pas ces aspects explicitement. Par conséquent, ce travail de thèse s'inscrit dans l'objectif principal d'unifier l'approche orientée sur la flexibilité et celle orientée sur l'optimalité dans la conception de décodeurs de canal. Dans cet objectif, plusieurs contributions ont été proposées : (1) conception d'un turbo-décodeur multi-standard basé sur le concept ASIP assurant une efficacité architecturale élevée en bit/cycle/iteration/mm2, (2) optimisation de la vitesse de reconfiguration dynamique de l'ASIP proposé supportant tous les paramètres spécifiés dans les normes 3GPP-LTE/WiMAX/DVB-RCS, (3) conception d'entrelaceurs ARP et QPP de faible complexité pour le schéma de décodage de type papillon avec la technique de compression de treillis de type Radix4 et (4) proposition et mise en oeuvre d'un prototype FPGA de système de communication complet intégrant le turbo-décodeur multi-standard proposé. De plus, une première contribution a été proposée vers la conception d'une architecture multi-ASIP flexible et extensible supportant le décodage des turbocodes et des codes LDPC.

De nombreuses techniques de codage de canal sont spécifiées dans les nouvelles normes de communications numériques, chacune adaptée à des besoins applicatifs spécifiques (taille de trame, type de canal de transmission, rapport signal-à-bruit, bande-passante, etc.). Si l'on considère les applications naissantes multi-mode et multi-standard, ainsi que l'intérêt croissant pour la radio logicielle et la radio cognitive, la combinaison de plusieurs techniques de correction d'erreur devient incontournable. Néanmoins, des solutions optimales en termes de performance, de consommation d'énergie et de surface sont encore à inventer et ne doivent pas être négligées au profit de la flexibilité. Dans ce contexte, ce travail de thèse a exploré le modèle d'architecture multi-ASIP dans le but d¿unifier l'approche orientée sur la flexibilité et celle orientée sur l'optimalité dans la conception de décodeurs de canal flexibles. En considérant principalement les applications exigeantes de décodage itératif des turbocodes et des codes LDPC, des architectures multi-ASIP de décodeurs de canal sont proposées ciblant une grande flexibilité combinée à une haute efficacité architecturale en termes de bits/cycle/iteration/mm2. Différentes solutions architecturales et différentes approches de conception sont explorées pour proposer trois contributions originales. La première contribution concerne la conception d'un décodeur LDPC/Turbo multi-ASIP extensible, flexible et haut débit. Plusieurs objectifs de conception sont atteints en termes d'extensibilité, de partage de ressources, et de vitesse de configuration. Le décodeur proposé, nommé DecASIP, supporte le décodage des codes LDPC et turbocodes spécifiés dans les normes WiFi, WiMAX et LTE. L'extensibilité apportée par l'approche multi-ASIP basée sur des réseaux sur puces (NoC) permet d'atteindre les besoins en haut débit des normes actuelles et futures. La deuxième contribution concerne la conception d'un ASIP paramétré pour le turbo-décodage (TDecASIP). L'objectif étant d'étudier l'efficacité maximale atteignable pour un turbo décodeur basé sur le concept ASIP en maximisant l¿exploitation du parallélisme de sous-blocs. En outre, avec cette architecture nous avons démontré la possibilité de concevoir des c¿urs de traitement paramétrables et dédiés à l¿application en utilisant le flot de conception ASIP existant. La troisième contribution correspond à la conception d'un ASIP optimisé pour le décodage des codes LDPC (LDecASIP). Comme pour TDecASIP, l'objectif étant d'étudier l'efficacité maximale atteignable pour un décodeur de codes LDPC basé sur le concept ASIP en augmentant le degré de parallélisme et la bande passante des mémoires. Une quatrième contribution principale de cette thèse porte sur le prototypage matériel. Une plateforme de communication complète intégrant 4-DecASIP pour le décodage de canal a été prototypé sur une carte à base de circuits FPGA. À notre connaissance, c'est le premier prototype FPGA publié de décodeur de canal flexible supportant le décodage des turbocodes et des codes LDPC avec une architecture multi-ASIP intégrant des NoC. De plus, une intégration ASIC de ce décodeur a été réalisée par le CEA-LETI dans la puce MAG3D visant des applications de communications pour la 4G. Ces résultats démontrent le cycle de conception rapide et l'efficacité offerte par l'approche de conception basée sur le concept ASIP dans ce domaine d'application, permettant ainsi d¿affiner les compromis de conception par rapport aux divers objectifs ciblés.

Lors d'une transmission vidéo sur les réseaux mobiles, les données doivent être efficacement comprimées pour s'adapter à la bande-passante réduite. Cependant, plus les données multimédia sont comprimées, plus le flux est sensible aux erreurs de transmission. Lors du décodage vidéo, une simple erreur binaire peut entraîner la perte totale d'une séquence d'images. Par conséquent, le flux encodé entrant dans le décodeur vidéo du récepteur ne doit pas être dégradé. Afin que le décodeur vidéo reçoive des informations exemptes d'erreurs, plusieurs mécanismes sont implémentés. Ces mécanismes classiques consistent à retransmettre les paquets erronés et/ou à rajouter de la redondance aux données transmises (à l'aide de codes correcteurs d'erreurs) pour garantir une certaine capacité de correction. Ces méthodes sont efficaces, mais entraînent une consommation excessive des ressources. Par ailleurs, des mécanismes de détection d'erreurs sont effectués dans chaque couche protocolaire et permettent d'effacer les paquets corrompus. Récemment, le concept de décodage conjoint a été proposé. Il consiste à utiliser les redondances inhérentes contenues dans les informations transmises pour améliorer le décodage de la vidéo. Ces redondances résiduelles peuvent être de natures différentes (informations souples, sémantique et syntaxe du train binaire, propriétés de paquétisation, etc) et ces informations ont un impact variable sur les performances obtenues. Durant cette thése, nous avons introduit une nouvelle méthode de décodage conjoint exploitant à la fois les propriétés sémantiques et syntaxiques du flux vidéo ainsi que le code de détection d'erreurs (CRC) de la couche Liaison. Cette technique a ensuite été testée sur le dernier standard de compression vidéo : le H.264 ou MPEG4-AVC. Parallèlement, pour pouvoir intégrer ces outils robustes dans le récepteur, de nombreuses modifications sont nécessaires. Il faut notamment pouvoir faire remonter des paquets contenant des erreurs au niveau du décodeur vidéo (étant donné que les traitements robustes sont implémentés au niveau du décodeur vidéo). Or, comme nous l'avons souligné précédemment, les paquets erronés sont effacés par les mécanismes de protection avant d'avoir atteint le décodeur vidéo. Durant cette thése, nous avons développé un principe universel permettant de résoudre simplement ce problème. Cette méthode est implémentée dans chaque couche protocolaire et consiste à désactiver la détection d'erreurs sur les données du paquet. A la place, le code de détection d'erreurs est utilisé comme un code de correction d'erreurs pour corriger les champs importants contenus dans l'entête du paquet. Une fois l'entête du paquet corrigée, les données transportées (correctes ou incorrectes) peuvent être transmises à la couche supérieure sans risque de perte. En intégrant ce mécanisme dans chaque couche protocolaire du récepteur, on aboutit à une pile protocolaire totalement perméable et les données vidéo peuvent arriver à l'entrée du décodeur vidéo robuste.