De nombreux systèmes de communication sans fil ont adopté les codes turbo et les codes convolutifs comme schéma de codes correcteurs d'erreurs vers l'avant (FEC) pour les données et les canaux généraux. Toutefois, certaines versions proposent les codes LDPC pour la correction d'erreurs en raison de la complexité de l'implémentation des décodeurs turbo et le succès de certains codes LDPC irréguliers dans la réalisation des mêmes performances que les codes turbo les dépassent dans certains cas avec une complexité de décodage plus faible. En fait, les nouvelles versions des standards de ces systèmes travaillent côte à côte dans des dispositifs réels avec les plus anciennes qui sont basées sur les codes turbo et les codes convolutifs. En effet, ces deux familles de codes offrent toutes deux d'excellentes performances en termes de taux d'erreur binaire (TEB). Par conséquent, il semble être une bonne idée d'essayer de les relier de manière à améliorer le transfert de technologie et l'hybridation entre les deux méthodes. Ainsi, la conception efficace de décodeurs universels des codes convolutifs, turbo, et LDPC est critique pour l'avenir de l'implémentation des systèmes sans fil. En outre, un décodeur efficace pour les codes turbo et codes convolutifs est obligatoire pour la mise en oeuvre de ces systèmes sans fil. Cela pourrait se faire par l'élaboration d'un algorithme de décodage unifié des codes convolutifs, turbo et LDPC par des simulations et des études analytiques suivies d'une phase de mise en oeuvre. Pour introduire ce décodeur universel, il existe deux approches, soit sur la base de l'algorithme du maximum a posteriori (MAP) ou l'algorithme de propagation de croyance (BP). D'une part, nous étudions une nouvelle approche pour décoder les codes convolutifs et les turbo codes au moyen du décodeur par propagation de croyances (BP) décodeur utilisé pour les codes de parité à faible densité (codes LDPC). En outre, nous introduisons un système de représentation général pour les codes convolutifs par des matrices de contrôle de parité. De plus, les matrices de contrôle de parité des codes turbo sont obtenus en traitant les codes turbo parallèles comme des codes convolutifs concaténés. En effet, l'algorithme BP fournit une méthodologie très efficace pour la conception générale des algorithmes de décodage itératif de faible complexité pour toutes les classes des codes convolutifs ainsi que les turbo-codes. Alors qu'une petite perte de performance est observée lors du décodage de codes turbo avec BP au lieu du MAP, cela est compensé par la complexité moindre de l'algorithme BP et les avantages inhérents à une architecture unifiée de décodage. En outre, ce travail exploite la représentation tail-biting de la matrice de contrôle de parité des codes convolutifs et des codes turbo, ce qui permet le décodage par un algorithme de propagation de croyance unifiée (BP) pour les nouveaux systèmes de communication sans fils tels que le WiMAX (Worldwide Interoperability for Microwave Access) et le LTE (Long Term Evolution). D'autre part, comme solution alternative, une recherche est effectuée sur la façon de produire un décodeur combiné de ces deux familles de codes basé sur l'algorithme MAP. Malheureusement, cette seconde solution nécessite beaucoup de calculs et de capacité de stockage pour sa mise en oeuvre. En outre, ses récurrences en avant et en arrière résultent en de longs délais de décodage. Entre temps, l'algorithme MAP est basé sur le treillis et la structure en treillis du code LDPC est suffisamment compliquée en raison de la matrice de contrôle de parité de grande taille. En conséquence, cette approche peut être difficile à mettre en oeuvre efficacement car elle nécessite beaucoup de calculs et une grande capacité de stockage. Enfin, pour prédire le seuil de convergence des codes turbo, nous avons appliqué la méthode de transfert d'information extrinsèque (EXIT) pour le décodeur correspondant en le traitant comme une concaténation de noeuds de variable et de contrôle.

This thesis is devoted to the high-speed designs of Very Large Scale Integration (VLSI) Systems for two powerful error-correction codes, turbo codes and Low Density Parity Check (LDPC) codes, which are used in advanced wireless technology to allow the transmission of data at rates near the channel capacity with arbitrarily low probability of error. Since both turbo codes and LDPC codes inherently have large decoding latencies due to the iterative decoding process, the real challenge in high-speed applications is the throughputs of the decoders for these codes. The first contribution of the thesis is that two parallel decoding architectures have been designed to dramatically increase the decoding throughputs of turbo codes. Then, an efficient approach is proposed to design a conflict-free interleaver which avoids collisions in concurrent memory accesses in parallel decoders of turbo codes. For high-performance and high-speed applications of LDPC codes, this thesis has introduced a class of structured LDPC codes with low error floor and low encoding complexity which are based on circulant permutation matrices. The simulations in additive white Gaussian noise (AWGN) channels indicate that the proposed LDPC codes have no bit-error-rate floor down to 10~10 . Using parallel encoding architectures and a layered encoding algorithm, the encoders of the proposed LDPC codes have attained throughput of several Gbits/sec. Finally, a joint row-column decoding algorithm has been proposed to implement high-speed decoders for LDPC codes. As compared with the conventional decoder, the proposed joint decoder improves the bit-error-rate performance and increases the decoder throughput. Implementation results into field programmable gate array (FPGA) devices indicate that a parallel decoder attains a throughput of 2 Gbits/sec. / Cette thèse porte sur la conception de systèmes VLSI (Very Large Scale Intégration) haute vitesse pour deux codes correcteurs d'erreurs puissants, soient les codes turbo et les codes de parité de faible densité (Low Density Parity Check, LDPC), lesquels sont utilisés en technologie sans fil avancée afin de permettre des transmissions à des débits approchant la capacité du canal avec des probabilités d'erreurs arbitrairement faibles. Comme les codes turbo et les codes LDPC possèdent des latences de décodage élevées, dues au caractère itératif de leurs processus de décodage, le principal défi des applications à haute vitesse réside dans l'amélioration du débit des décodeurs pour ces codes. Ainsi, nous proposons une approche efficace pour la conception d'un entrelaceur sans conflits, évitant les collisions dans les accès mémoire concurrents pour les décodeurs parallèles des codes turbo. Pour les applications haute performance et haute vitesse des codes LDPC, cette thèse introduit une classe de codes LDPC structurés avec un plancher d'erreur bas et une faible complexité d'encodage, lesquels sont basés sur des matrices de permutation circulantes. Des simulations dans un canal avec bruit blanc additif Gaussien (additive white Gaussian noise, AWGN) montrent que les codes LDPC proposés ne présentent aucun plancher d'erreur au-delà de 10~10 . En utilisant des architectures d'encodage parallèles et un algorithme d'encodage par couches, les encodeurs pour les codes LDPC proposés atteignent un débit de quelque Gbit/sec. Finalement, un algorithme de décodage conjoint ligne-colonne est proposé afin d'implanter des décodeurs haute vitesse pour les codes LDPC. En comparaison avec le décodeur classique, le décodeur conjoint proposé réduit le taux d'erreur par bit et augmente le débit du décodeur. Le résultat de l'implémentation dans les réseaux de portes programmables in-situ (field programmable gâte array, FPGA) indique qu'un décodeur parallèle peut atteindre un débit de 2 Gbit/sec.