Cette thèse a comme objectif l'optimisation temporelle au cours du processus de synthèse des réseaux programmables à base de LUT, en particulier ceux de la famille Flex8000 d'Altera et de la famille XC4000 de Xilinx. L'optimisation temporelle consiste en deux étapes essentielles: la détection de la zone critique et la décomposition technologique orientée vitesse dans cette zone. Les nouvelles notions de zone sensible et de zone critique sont utilisées pour rechercher la zone dont l'optimisation temporelle devrait satisfaire les demandes de l'utilisateur. Un modèle prédictif réaliste du délai des chemins dans un réseau à base de LUT a été proposé. La fonction de coût proposée, exprimant bien la relation entre les entrées/sorties critiques, non critiques ou sensibles, permet à la décomposition technologique orientée vitesse d'optimiser efficacement la zone nécessaire, en augmentant très peu la surface. De plus, les réinjections contrôlées des sous-fonctions booléennes appliquées dans la zone critique permettent d'obtenir des zones de travail, destinées à une resynthèse, avec une taille convenant à la technologie considérée. L'approche proposée pour la décomposition technologique orientée vitesse en tenant compte des contraintes de l'utilisateur s'est avérée rapide et donne de bons résultats. Le gain en vitesse de l'optimisation temporelle par rapport à l'option surface est en moyenne de 32% avec une augmentation de surface de 30% seulement. Ce travail a fait l'objet d'un transfert technologique vers un système industriel de CAO, appelé ASYL+. La qualité des résultats a été démontrée en comparaison avec des outils commerciaux tels que Exemplar, Maxplus2 de la société Altera et XACT de Xilinx. Les tests sur de nombreux benchmarks donnent un gain moyen en performance temporelle d'ASYL+ sur Exemplar, Maxplus2 et XACT respectivement de l'ordre de 28%, 18% et 17%

Cette thèse se situe dans le cadre de la synthèse logique. Elle a pour objet la synthèse logique optimisée de circuits sur réseaux programmables à base de «tables de vérité» de type «Xilinx». Ces réseaux programmables ont été à l'origine du premier succès commercial des réseaux reprogrammables à faible granularité. Une première solution pratiquée industriellement a consisté à associer une bibliothèque équivalente de primitives logiques simples de type «cellule standard» à un réseau Xilinx. Une telle approche conduit à une très pauvre utilisation de la technologie cible car elle ne tire pas profit de la richesse de la cellule de base. Cette thèse s'intéresse, en conséquence, à des approches plus ciblées. Il s'agit de décomposer de façon optimisée les parties combinatoires en sous-fonctions «saturant» les possibilités des cellules élémentaires. Pour ceci, le traitement des fonctions booléennes sera effectué dès l'étape de factorisation en fonction du but final. Après un rappel de la factorisation «lexicographique», qui a comme fondement l'existence d'un ordonnancement des entrées, une méthode de décomposition en sous fonctions de k variables est proposée. Elle sert de base à des méthodes de décomposition technologique pour les séries Xilinx 3000 et Xilinx 4000. Deux alternatives à cette factorisation lexicographique sont proposées, une factorisation utilisant une représentation par diagramme de décision binaire (ROBDD) et une factorisation algébrique classique adaptée aux caractéristiques de la cible Xilinx. La dernière étape de synthèse concerne de façon plus fine le regroupement des sous-fonctions dans la cellule physique Xilinx et se préoccupe de l'optimisation des points de mémorisation, des buffers et des ressources d'horloge. Une évaluation sur un ensemble d'exemples internationaux et industriels démontre l'efficacité des méthodes proposées. Ce travail a fait l'objet d'un transfert technologique vers le logiciel industriel ASYL+

Cette thèse s'intéresse d'une part au problème de décomposition technologique orienté surface sur des réseaux programmables de type FPGAs (Field Programmable Gate Arrays) et d'autre part à la synthèse des macro-générateurs sur ASICs et plus précisément de la synthèse des additionneurs. La décomposition s'articule autour de deux axes essentiels: tout d'abord, il s'agit d'optimiser la taille de la représentation des fonctions booléennes. Les représentations de base choisies ici sont les ROBDDs (Reduced Ordered Binary Decision Diagrams) ainsi qu'une structure dérivée, les ITE (If Then Else). La deuxième étape concerne la décomposition proprement dite. Les technologies cibles sont ici des FPGAs à base de LUT-k (Look Up Table), en particulier les FPGAs XC5200 de Xilinx et Orca de AT&T. Les deux méthodes de décomposition technologique orienté surface proposées permettent une décomposition hétérogène en prenant en compte non pas une seule configuration mais un ensemble de configurations possibles de la cellule cible. La première méthode est fondée sur un parcours descendant et optimisé du ROBDD. La seconde méthode s'appuie sur une modélisation en recouvrement d'hypergraphe du problème de décomposition technologique. Dans les deux méthodes, le coût exact en terme de surface finale du circuit est pris en compte à chaque étape de la décomposition. L'étude menée dans la deuxième partie de la thèse sur la macro-génération conduit dans un premier temps à l'exploration de l'espace des solutions possibles puis à l'optimisation d'une solution sélectionnée par un algorithme de dérivation discrète. L'utilisation d'un filtre permet la restriction de l'espace des solutions à explorer et d'autre part guide le processus de dérivation en éliminant les solutions trivialement médiocres. La combinaison des processus d'exploration et de dérivations permet la génération de macros dont les caractéristiques physiques sont les plus proches possibles de celles fixées par un utilisateur potentiel. Ces méthodes ont été intégrées au sein d'un outil universitaire ASYL+ développé au laboratoire CSI