L'échantillonneur-bloqueur est un dispositif central des systèmes de conversion analogique-numérique. Son utilisation dans des domaines d'applications sensibles comme le domaine biomédical place des exigences élevées sur la performance de l'échantillonneur. Les distorsions d'injection de charges, d'erreur d'échantillonnage et celle due aux variations de la constante de temps sont trois sources de non-linéarité qu'il est primordial d'évaluer pendant la conception. La modélisation analytique est l'une des méthodes employées afin d'estimer la distorsion du dispositif d'échantillonnage. Cependant, les méthodes analytiques courantes sont complexes ou ne tiennent pas compte des capacités parasites du commutateur analogique. La conception par la mise en oeuvre de procédures de caractérisation de la distorsion à l'aide de simulateurs analogiques de la famille SPICE donne une bonne estimation de la distorsion mais aboutit à des cycles de conception longs et fastidieux. Dans ce document, nous proposons deux méthodes d'évaluation de la distorsion de l'échantillonneur-bloqueur. Dans un premier temps, nous présenterons un nouveau modèle analytique simple de la distorsion. Notre modèle met en oeuvre l'approximation en série de Taylor afin de caractériser complètement les trois sources de distorsion de l'échantillonneur-bloqueur, incluant l'effet de substrat et les capacités parasites du commutateur analogique. Une autre contribution dans ce mémoire est de proposer un logiciel de simulation comportementale d'aide à la conception des échantillonneurs-bloqueurs dans le procédé MOS submicronique 0.18 µm. Ce logiciel permet de réduire le cycle de conception et d'évaluer efficacement la distorsion de l'échantillonneur-bloqueur. Afin d'atteindre cet objectif, nous avons intégré le modèle BSIM3 du transistor au logiciel que nous avons développé en langage Java. Nous verrons avec des exemples d'application comment les paramètres de chacune des sources de distorsion agissent sur la gamme dynamique de l'échantillonneur-bloqueur par les méthodes que nous proposons. ______________________________________________________________________________ MOTS-CLÉS DE L’AUTEUR : Échantillonneur-blogueur, Distorsion, CMOS, Modélisation comportementale.

De nos jours, les systèmes d'actionnement électriques à hautes performances sont présents dans de nombreux domaines tels que les structures automatisées complexes, la robotique ou l'aéronautique. Les algorithmes de commande de ces actionneurs ont évolué au cours des années, et ont atteint une complexité qui exige des calculateurs numériques dotés d'une puissance de calcul importante. Par ailleurs, le contexte dans lequel ces actionneurs sont utilisés impose une fiabilité et un respect des contraintes temps-réel qui n'est pas offert par les processeurs classiques du marché. C'est dans ce cadre que nous avons développé une architecture multiprocesseur entièrement intégrée dédiée à la commande de machines à courant alternatif. Nous avons montré qu'une architecture de type multiprocesseur offre des avantages en termes de souplesse et de fiabilité dans le cadre qui nous intéresse. Nous avons ensuite, sur base des contraintes propres à la commande d'actionneurs électriques et de celles dues à la présence de plusieurs processeurs sur un seul circuit intégré, conçu une architecture de processeur de type RISC adapté aux besoins, ainsi que des périphériques et un système de communication. Des simulations, effectuées sur un modèle complet du circuit, associé à un modèle de moteur et d'électronique de puissance, ont permis de valider les hypothèses qui ont été posées au cours de ce travail.

L’objectif principal du projet est d’étudier les techniques d’analyses de défaillances des circuits intégrés VLSI basées sur l’emploi de laser. Les études ont été effectuées sur l’équipement à balayage laser MERIDIAN (DCGSystems) et le testeur Diamond D10 (Credence) disponible au CNES. Les travaux de thèse concernent l’amélioration des techniques dynamiques dites DLS comme « Dynamic Laser Stimulation ». Les techniques DLS consistent à perturber le fonctionnement d’un circuit intégré défaillant par effet photoélectrique ou effet photothermique, en fonctionnement dynamique, à l’aide d’un faisceau laser continu balayant la surface du circuit. Un faisceau laser modulé avec des impulsions supérieures à la nanoseconde et de façon synchrone avec le test électrique à l’aide d’un signal TTL peut être également avantageusement utilisé pour localiser des défauts non accessibles par des techniques purement statiques (OBIRCh, OBIC etc.). L’analyse de la réponse des paramètres électriques à la perturbation laser conduit à une identification de l’origine de la défaillance dynamique. L’optimisation des techniques DLS actuelles permet d’augmenter le taux de succès des analyses de défaillance et d’apporter des informations difficilement accessibles jusqu’alors, qui permettent la détermination de la cause racine de la défaillance.Dans un premier temps, le travail réalisé a consisté en l’amélioration du processus d’analyse des techniques DLS par l’intégration étroite avec le test de façon à observer tout paramètre électrique significatif lors du test DLS. Ainsi, les techniques de « Pass-Fail Mapping » ou encore les techniques paramétriques de localisation de défauts ont été implémentées sur le banc de test constitué du Meridian et du D10. La synchronisation du déroulement du test opéré par le testeur avec le balayage laser a permis par la suite d’établir des méthodologies visant à rajouter une information temporelle aux informations spatiales. En effet, en utilisant un laser modulé nous avons montré que nous étions capable d’identifier avec précision quels sont les vecteurs impliqués dans le comportement défaillant en modulant l’éclairement du faisceau laser en fonction de la partie de la séquence de test déroulée. Ainsi nous somme capable de corréler la fonction défaillante et les structures du CI impliquées. Cette technique utilisant le laser modulé est appelée F-DLS pour « Full Dynamic Laser Stimulation ». A l’inverse, nous pouvons connaitre la séquence de test qui pose problème, et par contre ne pas connaitre les structures du CI impliquées. Dans l’optique de rajouter cette l’information, il a été développé une technique de mesure de courant dynamique. Cette technique s’est avérée efficace pour obtenir des informations sur le comportement interne du CI. A titre d’exemple, prenons le cas des composants « latchés » où les signaux sont resynchronisés avant la sortie du composant. Il est difficile, même avec les techniques DLS actuelles, d’avoir des informations sur une dérive temporelle des signaux. Cependant l’activité interne du composant peut être caractérisée en suivant sur un oscilloscope l’évolution du courant lorsque le circuit est actif, sous la stimulation laser. L’information sur la dérive temporelle peut être extraite par observation de cette activité interne.Enfin, ces techniques de stimulation laser dynamique, ont également prouvé leur efficacité pour l’étude de la fiabilité des CI. La capacité de ces techniques à détecter en avance d’infimes variations des valeurs des paramètres opérationnels permet de mettre en évidence l’évolution des marges de ces paramètres lors d’un processus de vieillissement accéléré. L’étude de l’évolution de la robustesse des CI face aux perturbations externes est un atout majeur qu’apportent les techniques DLS à la fiabilité.Les méthodologies développées dans cette thèse, sont intégrées dans les processus d’analyse et de caractérisation de CI au laboratoire. / The principal objective of the project is to investigate laser based techniques for failure analysis of VLSI integrated circuits. The investigations will be performed on the DCGSystems’ Meridian laser scanning microscope coupled with the Credence’s Diamond D10 tester available at CNES. This study was interested more specifically in the improvement of dynamic laser stimulation techniques said DLS like Dynamic Laser Stimulation. DLS techniques consists in modifying the operation of a dynamically failing integrated circuit by photoelectric effect or photothermal effect using a continuous laser beam sweeping the surface of the circuit. A laser beam modulated in the nanosecond range synchronously with the electrical test through a TTL signal can also be advantageously used. Analysis of the electrical parameters response to the laser disturbance leads to an identification of the dynamic failure origin. The optimization of current DLS techniques will increase the failure analyses success rate and bring information hardly accessible by other means, which allows determining the failure root cause. The work performed was the improvement of the DLS process flow by closely integrating the test to monitor any relevant electrical parameters upon DLS. The « Pass-Fail Mapping » technique and the parametric techniques were implemented on the test tools combining the D10 and the Meridian. The synchronization of the test with the laser scan allows establishing methodologies and techniques in order to add timing information to the defect localisation. Indeed, by modulating the laser beam depending on the test pattern sequences, we show our capability to identify precisely which are the vectors responsible for the IC defective behaviour. We are able now to correlate the defective IC functions with the IC structures involved. This technique is known as F-DLS for Full Dynamic Laser Stimulation.In some cases, we know when the failure occurs in the test pattern but we ignore which IC structures are involved. So, we also developed a dynamic current measurement under laser stimulation technique. This technique proved to be efficient to obtain information about the internal IC behaviour. As an example, for the latched component which signals are synchronised just before the outputs, it is hard to measure shift in the signal propagation. Nevertheless, the IC internal activities can be characterized by monitoring on a scope the current variations under laser stimulation when the IC is activated. The information about the shift in the signal propagation could be extracted then by observing of the IC internal activities.Finally, these DLS techniques proved their efficiency for device qualification for reliability issues. Their accuracy allows early detection of operational parameter tiny variations. This is used to highlight electrical parameter margin evolutions during accelerated aging process. DLS techniques demonstrate their potential to deal with the IC robustness evolution facing external perturbation for reliability purposes.The techniques and methodologies developed during this work have been successfully integrated in the IC analysis and characterisation process in the laboratory. We exposed these techniques but the main case studies remain confidential.

Les attaques en fautes (FA) et par canaux cachés (SCA), permettent de récupérer des données sensibles stockées dans des équipements cryptographiques, en exploitant une fuite d'information provenant de leur implémentation matérielle. Le but de cette thèse est donc de formuler un état de l'art des contre-mesures aux SCA adaptées aux FPGA, ainsi que d'implémenter celles qui seront retenues en minimisant les pertes de performance et de complexité. Le cas des algorithmes symétriques tel AES est spécialement étudié, révélant plusieurs faiblesses des contre-mesures habituelles (DPL et masquage) en terme de résistance et de coût. Trois nouvelles contre-mesures sont donc proposées: 1.Des stratégies de placement/routage équilibrés destinées à amélioré la résistance des DPL sur FPGA. 2.Un nouveau type de DPL appelée BCDL (Balanced Cell-based Dual-rail Logic) dont le but est de supprimer la plupart des vulnérabilités liées aux DPLs. BCDL est également résilient à la majeure partie des FA et optimisé pour les FPGA, ce qui induit des complexité et performance compétitives. 3. RSM (Rotating S-Box Masking), une nouvelle technique de masquage pour AES qui montre un haut niveau de performances et résistance pour une complexité réduite. Finalement, plusieurs nouvelles SCA sont présentées et évaluées. RC (Rank Corrector) est un algorithme permettant d'améliorer les autres SCA. La FPCA introduit un nouveau distingueur basée sur la PCA. Puis plusieurs combinaisons (distingueur et mesures) sont proposées et résultent en une diminution du nombre de trace nécessaire à l'attaque. / Side-Channel Analysis (SCA) and Fault Attacks (FA) are techniques to recover sensitive information in cryptographic systems by exploiting unintentional physical leakage, such as the power consumption. This thesis has two main goals: to draw a review of the state of the art of FPGA-compatible countermeasures against SCA and implement t the selected ones with the minimum area and performances overhead. Symmetrical algorithms, specially AES, are studied and several vulnerabilities of usual protections, namely Dual-rail with Precharge Logic (DPL) and masking are analysed, as well as the issue of performance and area overheads. In this context, three new countermeasures are considered: 1. Balance placement and routing (PAR) strategies aiming at enhancing existing DPLs robustness when implemented in modern FPGAs. 2. A new type of DPL called Balanced Cell-based Dual-railLogic (BCDL), to thwart most of the known DPL weaknesses. BCDL also possess a fault resilience mechanism and provides implementation optimisations on FPGA, achieving competitive performances and area overhead. 3. The Rotating S-Box Masking (RSM), a new masking technique for the AES that shows high leveles of robustness and performances while bringing a significant reduction of the area overhead. Finally, several new SCAs are presented and evaluated. Firstly the “Rank Corrector” a SCA enhancement algorithm. Secondly, The FPCA, introduces a novel SCA distinguisher based on the PCA. Then, combinations of either acquisition methods or SCA distinguishers are discussed and show significant decrease in the number of measurements required to perform a successful attack.

Selon l’ITRS, le transistor à nanotube de carbone est une des alternatives prometteuses au transistor MOS Silicium notamment en termes de taille de composant et d’architectures de circuits innovantes. Cependant, à l’heure actuelle, la maturité des procédés de fabrication de ces technologies ne permet pas de contrôler finement les caractéristiques électriques. C’est pourquoi, nous proposons un modèle compact basé sur les principes physiques qui gouvernent le fonctionnement du transistor à nanotube. Cette modélisation permet de lier les activités technologiques à celles de conception de circuit dans le contexte de prototypage virtuel. Pour peu qu’elle inclut des paramètres reflétant la variation des procédés, il est alors possible d’estimer les performances potentielles des circuits intégrés. Le transistor à nanotube de carbone à modulation de hauteur de barrière (C-CNFET), i.e. « MOS-like », est modélisé analytiquement en supposant le transport balistique des porteurs dans le canal. Le formalisme de Landauer est utilisé pour décrire le courant modulé par le potentiel du canal calculé de façon auto-cohérente avec la charge associée selon le potentiel appliqué sur la grille. Le modèle du transistor à nanotube de carbone double grille, DG-CNFET est basé sur celui du C-CNFET. Ce transistor est de type N ou P selon la polarisation de la grille supplémentaire. Ce transistor est modélisé de manière similaire pour les 3 régions : la partie interne modulée par la grille centrale, et les accès source et drain modulés par la grille arrière. La charge, plus complexe à calculer que celle du C-CNFET, est résolue analytiquement en considérant différentes plages de polarisation et d’énergie. Le modèle du DG-CNFET a été mis en œuvre dans le cadre d’architectures de circuits électroniques innovants : une porte logique à 2 entrées comportant 7 transistors CNFET dont 3 DG-CNFET pouvant, selon la polarisation des 3 entrées de configuration, réaliser 8 fonctions logiques différentes. / According to ITRS, the carbon nanotube transistor is one promising alternative to the silicon MOS transistor particularly in terms of device dimensions and novel circuit architectures. However, today, the fabrication processes maturity of these technologies does not allow controlling accurately their electrical characteristics. That’s why we propose a compact model based on physical principles that govern the nanotube transistor operation. That modelling allows linking the technological activities to the circuit design ones in the virtual prototyping context. As it includes parameters that reflect the processes variation, it is possible to estimate the potential performances of integrated circuits. The barrier-height modulated carbon nanotube transistor (C-CNFET), i.e. MOS-like transistor, is analytically modelled assuming ballistic transport of carriers in the channel. The Landauer’s formalism is used to describe the current modulated by the channel potential which is self-consistently calculated with the associated charge according to the gate potential. The model of the double-gate carbon nanotube transistor, DG-CNFET, is based on the C-CNFET one. That transistor is N or P type depending on the additional gate polarisation. That transistor is modelled in a similar way for the 3 regions: the inner part modulated by the central gate, and the source and drain accesses modulated by the back gate. The charge, more complex to calculate than the C-CNFET one, is analytically solved considering different polarisation and energy ranges. Moreover, the DG-CNFET model has been used into novel electronic circuit architectures: a 2 inputs logic gate, composed of 7 CNFET transistors, 3 of which are DG-CNFET, able to realize 8 different logic functions, according to the polarisation of the 3 configuration inputs.

Mise en oeuvre de circuits intégrés dédiés à l’analyse des corrélations temporelles des tavelures optiquesOn pourrait chercher à exploiter, à des fins de diagnostic médical, la forte pénétration au sein des tissus biologiques de la lumière située dans l’infrarouge proche. Cependant la nature diffusante des tissus brouille fortement l’information spatiale, et il faut mesurer plusieurs paramètres pour obtenir des informations pertinentes, avec par exemple des mesures résolues en temps, ou des mesures de corrélations de speckle. Ces dernières sont délicates de par le faible flux lumineux dans un grain de speckle et les temps de corrélations très courts observés avec les tissus. L’équipe d’optique en milieu aléatoire du Laboratoire de Physique des Lasers a développé, en collaboration avec l’Institut d’Electronique Fondamentale, un concept de circuit multipixels dédié à la détection et à l’analyse du speckle. Ce circuit traite individuellement différents grains de speckle en parallèle, et calcule en temps réel une grandeur moyenne sur l’ensemble des pixels, améliorant ainsi le rapport signal à bruit. Chaque pixel de détection est capable d’effectuer une détection synchrone du signal, et de calculer différentes corrélations temporelles. L’objectif de cette thèse était de caractériser une nouvelle génération de circuits, et de les mettre en oeuvre dans différentes expériences d’optique diffuse. Nous avons pu, au cours de ces travaux, mesurer les corrélations temporelles du speckle en fonction du temps de transit à travers 4cm de lait, et ce malgré la décorrélation très rapide observée dans ce cas. Nous avons également réalisé des expériences d’imagerie acousto-optique, en collaboration avec l’Institut Langevin, en développant un nouveau protocole de mesure adapté à notre technologie. / Implementation of Application Specific Integrated Circuits dedicated to the analysis of speckle patterns temporal correlationsThe fact that near infrared light has a good penetration depth inside biological tissues calls to its exploitation for medical diagnosis purposes. However, given their scattering nature, tissues strongly blur the spatial information. One therefore needs to measure several parameters in order to obtain pertinent information. One can for instance use time-resolved detection, or measure speckle correlations. The latter implies serious technological bottlenecks due to the weakness of the light flux in one speckle grain, and due to the very short correlation times observed in tissues. The biomedical optics group of Laboratoire de Physique de Lasers, in collaboration with Institut d'Electronique Fondamentale, has developed a concept of multipixels ASIC dedicated to speckle detection and analysis. This device processes different speckle grains in parallel, and computes an averaged value across all the pixels in real time in order to improve the signal to noise ratio. Each detection pixel can perform a lock-in detection of the signal, and compute different time correlations. The objective of this thesis is to characterize a new generation of circuits, and to implement them in different experiments on diffuse light propagation. One highlight of this work is the fact that we could compute speckle time correlation as a function of the transit time through 4 cm of milk, despite the very fast decorrelation obtained with such a medium. In addition, we performed acousto-optic imaging experiments with our partners from Institut Langevin, developing for that purpose a new protocol appropriate to our technology.

La photonique silicium est un domaine de recherche en plein expansion, visant à intégrer la photonique avec la microélectronique. Cette technologie est envisagée pour l’obtention de solutions bas-coûts dans le domaine des télécommunications optiques grâce à l'intégration de l'optique avec l’électronique de commande des composants. La réalisation d'un lien optique rapide pour transporter une information à haut débit nécessite le développement de blocs de base performants et compatibles avec la technologie CMOS. Dans ce contexte, les travaux menés durant ma thèse ont porté plus spécifiquement sur le modulateur optique en silicium, pour les applications haut débit, de 10 à 40 Gbit/s. Les résultats présentés portent notamment sur la conception, l’optimisation, la fabrication et la caractérisation de ce composant. Le modulateur est basé sur un effet électroréfractif obtenu par déplétion des porteurs dans des structures de type PN et PIPIN pour obtenir une variation de phase de l’onde optique. La modulation d’intensité est ensuite obtenue par intégration de la région active dans un interféromètre Mach Zehnder ou un résonateur en anneau. Des simulations électriques, optiques et radiofréquences ont été menées sur les différents éléments du composant, afin de concevoir un dispositif pour les applications FTTH (Fiber To The Home), fonctionnant à 1,27 µm. Parmi les points clefs de ces études on peut noter l’optimisation des électrodes RF coplanaires réalisée grâce au développement d’un modèle électro-optique prenant en compte la propagation des ondes électriques et optiques dans la région active. Un procédé technologique compatible avec la filière CMOS a ensuite été mis en place et les masques nécessaires à la fabrication ont pu être dessinés en considérant les tolérances de fabrication et paramètres critiques. Enfin un grand nombre de résultats expérimentaux ont pu être obtenus, sur des composants conçus à l’IEF et fabriqués au CEA-LETI. On peut notamment retenir un modulateur Mach Zehnder fonctionnant à 40 Gbit/s utilisant une diode « PIPIN » pour réaliser la variation d’indice, et présentant un taux d'extinction de 7.5 dB pour des pertes de seulement 6 dB. Les futures optimisations des modulateurs, silicium visent à les intégrer avec l’électronique de commande, et à aller vers des formats de modulation plus complexes mais aussi plus performants que la modulation d’intensité sur 2 niveaux considérée jusqu’à présent. / Silicon photonics is a research field in full expansion that works towards the integration of photonics and microelectronic components in a single chip. The creation of a broadband optical link that is able to carry high-speed information requires the development of efficient building blocks compatible with CMOS technology. The work carried out during my Ph.D. focused specifically on silicon optical modulators for high-speed applications from 10 to 40 Gbit/s. The work presented includes design, optimization, fabrication and characterization of the complete device. The modulator is based on the electro-refractive effect obtained by depletion of carriers in PN and PIPIN diodes to obtain a phase change of the optical mode. Intensity modulation is obtained by integration of the active region in a Mach-Zehnder interferometer or a ring resonator. Electrical, optical and radio frequency simulations were conducted on the various elements of the modulator to design a device for FTTH (Fiber To The Home) applications operating at 127 µm. Additional studies included the design of RF coplanar waveguide electrodes optimized through the development of an electro-optical model that takes into account the propagation of the electrical and optical waves in the active region. Compatible CMOS processes were proposed, and the necessary masks for fabrication were designed considering fabrication tolerances and critical parameters. Finally, various experimental results were obtained on components designed at IEF and fabricated at CEA-LETI. We can specially mention a Mach Zehnder modulator operating at 40 Gbit/s that uses a PIPIN diode to obtain an index variation, and having an extinction ratio of 7.5 dB and losses of only 6 dB. The goal of future optimizations of silicon modulator is to integrate these devices with the RF driver, and to move towards more complex and efficient modulation formats than the two-level intensity modulation seen so far.

Cette thèse a pour but d'étudier les architectures de circuits intégrés pour le traitement numérique de l'OFDM avancé, très haut débit et multi-standard. Ces architectures visent à développer à la fois des puissances de calculs plus élevées pour répondre aux exigences de débit, ainsi que des capacités de reconfiguration pour des applications multi-standard. Elles doivent aussi respecter une contrainte de consommation réduite du fait de l'environnement embarqué des terminaux mobiles. En termes de solutions avancées, nous considérons deux schémas différents de la modulation OFDM, l'OFDM/QAM et l'OFDM/OQAM. Nous proposons une architecture à base de mémoires utilisant un multiplexage temporel des opérations sur une matrice de calcul à gros grain optimisée pour le traitement de la transformée de Fourier rapide et le filtrage polyphase. Nous proposons aussi une stratégie pour la gestion des mémoires.

Depuis quelques années, l'intérêt pour les problèmes de grande complexité tels que le traitement du signal et de l'image, et la limitation de puissance due a la séquentialité des opérations des machines basées sur le modèle de Von Neumann, ont pousse les informaticiens a étudier un nouveau modèle de traitement caractérisé par l'exécution parallèle des opérations. Nous proposons dans cette thèse une architecture massivement parallèle basée sur un réseau régulier de cellules, qui ont la particularité d'être totalement asynchrones et de pouvoir communiquer entre elles grâce a un mécanisme d'acheminement de messages. Chaque cellule comprend une partie de traitement élémentaire réalisant les fonctions nécessitées par l'application et une partie routage permettant d'acheminer les messages. Nous avons valide cette architecture en développant une machine complète dédiée a la reconstruction d'images. Pour cette application particulière, chaque cellule traite une sous-image, et le réseau est utilise pour réaliser des opérations d'épandage et de projection, qui sont essentielles dans les principales méthodes de reconstruction. Les différents paramètres de la cellule sont définis en fonction des contraintes temporelles, de manière a obtenir d'excellentes performances et une bonne activité globale du réseau. L'interface dans un environnement hôte d'une telle machine a été étudiée. Nous avons réalisé un circuit intégré comprenant une cellule, afin de développer une maquette de démonstration

Cette thèse présente l'introduction de méthodes nouvelles dans le domaine de la conception assistée par ordinateur de circuits à haute intégration. A partir de la description d'un ensemble d'individus par la liste de leurs corrélations (ou distances) deux à deux, l'analyse factorielle de données se propose d'en fournir une représentation planaire. Le but de cette thèse est de décrire le cheminement parcouru pour pouvoir utiliser ces méthodes connues depuis longtemps des statisticiens, dans le domaine de la génération de plans de masse. Ainsi, plusieurs idées originales permettant l'utilisation d'algorithmes classiques d'analyse factorielle de données dans le cadre de la CAO de circuits sont présentées. Ces idées sont concrétisées par la réalisation et la présentation d'un logiciel de génération de plans de masse