Étude du trace automatique des canaux d'interconnexion de circuits intégrés. Une première partie est consacrée au trace de canaux rectangulaires dont les points à interconnecter sont tous repartis sur deux faces parallèles : les canaux bifaces. Une modélisation du problème est proposée. La faisabilité du problème est étudié et un minorant de la largeur minimale du canal est calcule. Différentes circonstances dans lesquelles ce minorant ne peut être atteint sont identifiées. Une heuristique de trace est décrite et formalisée. Une deuxième partie est consacrée au problème de l'interconnexion d'un ensemble de blocs polygonaux repartis dans un plan et séparés par des canaux d'interconnexion : le problème multi-canal. Les différentes approches du problème sont analysées. Une stratégie originale pour la résolution du problème pose par les configurations en "matrice de blocs" est ensuite proposée. Une heuristique originale de trace est décrite, ainsi qu'un programme implémentant cette heuristique. Des résultats expérimentaux sont présentés.

Le réflectomètre six-portes est un dispositif de mesure en hyperfréquences qui permet de déterminer le facteur de réflexion d'un dispositif sous test (qui est directement lié avec son impédance d'entrée) ou alternativement de trouver le rapport en module et phase entre deux différents signaux. Ce type de mesure est utilisé très souvent dans le domaine des hyperfréquences, d'un coté dans les laboratoires pour caractériser des composants et de l'autre coté dans des applications comme les radars de sécurité pour les automobiles, les démodulateurs numériques ou le contrôle d'antennes adaptatives. <br /><P><br />L'un des avantages du réflectomètre six-portes par rapport aux autres systèmes qui mesurent les mêmes quantités est sa structure très simple : il s'agit essentiellement d'un circuit linéaire avec six accès dont quatre sont connectés à des détecteurs de puissance. Il est donc beaucoup plus facile à réaliser et moins coûteux que les autres types de système qui nécessitent généralement des composants plus sophistiqués comme par exemple des mélangeurs de bonne qualité. <br /><P><br />Après un calibrage du réflectomètre six-portes, il est possible de calculer le facteur de réflexion du dispositif sous test ou le rapport en module et phase entre deux signaux différents ainsi que des informations sur la précision de ces valeurs à partir des puissances mesurées par les quatre détecteurs. On peut donc dire que le calcul numérique à l'aide d'un ordinateur remplace le besoin de disposer d'un circuit de mesure très sophistiqué qui permet d'obtenir les résultats d'une manière plus directe. <br /><P><br />Malgré cet avantage considérable que présente la simplicité du circuit, les réflectomètres six-portes sont à ce jour surtout utilisés dans des laboratoires de métrologie en raison de la bonne précision des mesures qu'ils permettent de réaliser ; par contre, leur emploi dans des produits commercialisés est très faible et concerne principalement des applications très spécialisés. Il existe plusieurs raisons pour ce fait, entre autres la bande de fréquences assez réduite dans laquelle fonctionnent la plupart des réflectomètres six-portes, l'encombrement de certaines de ces structures qui contiennent souvent plusieurs coupleurs directifs, et aussi des problèmes qui peuvent apparaître dans la procédure de calibrage du système dans certaines situations. <br /><P><br />Dans cette thèse, nous présentons donc plusieurs développements pour résoudre ces problèmes afin de rendre possible une utilisation des réflectomètres six-portes à plus grande échelle dans des produits industriels. Il s'agit d'abord d'un algorithme de calibrage très robuste qui élimine les difficultés que pouvaient présenter dans certaines situations les algorithmes utilisés auparavant. Puis, nous avons développé un réflectomètre six-portes en technologie hybride à bas coût avec une surface de 20 cm² incluant les détecteurs de puissance, qui fonctionne sur une très large bande de fréquences, de 1.5 MHz à 2200 MHz. Finalement, nous présentons un réflectomètre six-portes que nous avons réalisé en technologie intégrée monolithique MMIC. Le circuit occupe une surface de 2.2 mm² incluant les détecteurs et fonctionne entre 1.3 GHz et 3.0 GHz. Ses meilleures caractéristiques se trouvent autour de la fréquence de 1.8 GHz, la fréquence de la nouvelle gamme de radiomobiles DCS 1800. <br /><P><br />Tous ces développements devraient beaucoup faciliter l'utilisation des réflectomètres six-portes dans des applications industrielles destinées à un grand public comme des radars de sécurité pour les automobiles ou des démodulateurs numériques pour les radiomobiles. Nous espérons que les résultats de notre travail aideront à convaincre un plus grand nombre de fabricants des avantages de ce dispositif encore relativement nouveau.

Selon l'ITRS, le transistor à nanotube de carbone est une des alternatives prometteuses au transistor MOS Silicium notamment en termes de taille de composant et d'architectures de circuits innovantes. Cependant, à l'heure actuelle, la maturité des procédés de fabrication de ces technologies ne permet pas de contrôler finement les caractéristiques électriques. C'est pourquoi, nous proposons un modèle compact basé sur les principes physiques qui gouvernent le fonctionnement du transistor à nanotube. Cette modélisation permet de lier les activités technologiques à celles de conception de circuit dans le contexte de prototypage virtuel. Pour peu qu'elle inclut des paramètres reflétant la variation des procédés, il est alors possible d'estimer les erformances potentielles des circuits intégrés. Le transistor à nanotube de carbone à modulation de auteur de barrière (C-CNFET), i.e. " MOS-like ", est modélisé analytiquement en supposant le transport balistique des porteurs dans le canal. Le formalisme de Landauer est utilisé pour décrire le courant modulé par le potentiel du canal calculé de façon auto-cohérente avec la charge associée selon le potentiel appliqué sur la grille. Le modèle du transistor à nanotube de carbone double grille, DG-CNFET est basé sur celui du C-CNFET. Ce transistor est de type N ou P selon la polarisation de la grille supplémentaire. Ce transistor est modélisé de manière similaire pour les 3 régions : la partie interne modulée par la grille centrale, et les accès source et drain modulés par la grille arrière. La charge, plus complexe à calculer que celle du C-CNFET, est résolue analytiquement en considérant différentes plages de polarisation et d'énergie. Le modèle du DG-CNFET a été mis en oeuvre dans le cadre d'architectures de circuits électroniques innovants : une porte logique à 2 entrées comportant 7 transistors CNFET dont 3 DG-CNFET pouvant, selon la polarisation des 3 entrées de configuration, réaliser 8 fonctions logiques différentes.

Les attaques en fautes (FA) et par canaux cachés (SCA), permettent de récupérer des données sensibles stockées dans des équipements cryptographiques, en exploitant une fuite d'information provenant de leur implémentation matérielle. Le but de cette thèse est donc de formuler un état de l'art des contre-mesures aux SCA adaptées aux FPGA, ainsi que d'implémenter celles qui seront retenues en minimisant les pertes de performance et de complexité. Le cas des algorithmes symétriques tel AES est spécialement étudié, révélant plusieurs faiblesses des contre-mesures habituelles (DPL et masquage) en terme de résistance et de coût. Trois nouvelles contre-mesures sont donc proposées: 1.Des stratégies de placement/routage équilibrés destinées à amélioré la résistance des DPL sur FPGA. 2.Un nouveau type de DPL appelée BCDL (Balanced Cell-based Dual-rail Logic) dont le but est de supprimer la plupart des vulnérabilités liées aux DPLs. BCDL est également résilient à la majeure partie des FA et optimisé pour les FPGA, ce qui induit des complexité et performance compétitives. 3. RSM (Rotating S-Box Masking), une nouvelle technique de masquage pour AES qui montre un haut niveau de performances et résistance pour une complexité réduite. Finalement, plusieurs nouvelles SCA sont présentées et évaluées. RC (Rank Corrector) est un algorithme permettant d'améliorer les autres SCA. La FPCA introduit un nouveau distingueur basée sur la PCA. Puis plusieurs combinaisons (distingueur et mesures) sont proposées et résultent en une diminution du nombre de trace nécessaire à l'attaque.

La photonique silicium est un domaine de recherche en plein expansion, visant à intégrer la photonique avec la microélectronique. Cette technologie est envisagée pour l'obtention de solutions bas-coûts dans le domaine des télécommunications optiques grâce à l'intégration de l'optique avec l'électronique de commande des composants. La réalisation d'un lien optique rapide pour transporter une information à haut débit nécessite le développement de blocs de base performants et compatibles avec la technologie CMOS. Dans ce contexte, les travaux menés durant ma thèse ont porté plus spécifiquement sur le modulateur optique en silicium, pour les applications haut débit, de 10 à 40 Gbit/s. Les résultats présentés portent notamment sur la conception, l'optimisation, la fabrication et la caractérisation de ce composant. Le modulateur est basé sur un effet électroréfractif obtenu par déplétion des porteurs dans des structures de type PN et PIPIN pour obtenir une variation de phase de l'onde optique. La modulation d'intensité est ensuite obtenue par intégration de la région active dans un interféromètre Mach Zehnder ou un résonateur en anneau. Des simulations électriques, optiques et radiofréquences ont été menées sur les différents éléments du composant, afin de concevoir un dispositif pour les applications FTTH (Fiber To The Home), fonctionnant à 1,27 µm. Parmi les points clefs de ces études on peut noter l'optimisation des électrodes RF coplanaires réalisée grâce au développement d'un modèle électro-optique prenant en compte la propagation des ondes électriques et optiques dans la région active. Un procédé technologique compatible avec la filière CMOS a ensuite été mis en place et les masques nécessaires à la fabrication ont pu être dessinés en considérant les tolérances de fabrication et paramètres critiques. Enfin un grand nombre de résultats expérimentaux ont pu être obtenus, sur des composants conçus à l'IEF et fabriqués au CEA-LETI. On peut notamment retenir un modulateur Mach Zehnder fonctionnant à 40 Gbit/s utilisant une diode " PIPIN " pour réaliser la variation d'indice, et présentant un taux d'extinction de 7.5 dB pour des pertes de seulement 6 dB. Les futures optimisations des modulateurs, silicium visent à les intégrer avec l'électronique de commande, et à aller vers des formats de modulation plus complexes mais aussi plus performants que la modulation d'intensité sur 2 niveaux considérée jusqu'à présent.

Les travaux de thèse portent sur la conception et la réalisation d'un circuit intégré de commande rapprochée générique pour les transistors à grille isolée comme les MOSFETs et les IGBTs dans les structures de conversion d'énergie de l'électronique de puissance. L'objectif principal est de concevoir un système de commande simple à mettre en oeuvre, compact et configurable pouvant servir un panel varié d'applications dites multi-transistors. Le mémoire de thèse se structure en quatre chapitres : état de l'art de la commande rapprochée des transistors à grille isolée, présentation et validation d'une nouvelle topologie de commande rapprochée à base de transformateur d'impulsion, présentation et validation d'une version améliorée pour travailler à large spectre de fréquence et de rapport cyclique, conception et validation du driver intégré générique. Les champs d'application de ce concept du driver sont multiples, celui-ci favorise la simplicité de la conception et de la mise en oeuvre des système de commande pour l'électronique de puissance.

Depuis la commercialisation du premier circuit intégré en 1971, l'industrie de la microélectronique s'est fixée comme leitmotiv de réduire les dimensions des transistors MOSFETs, en suivant la loi de Moore. Comme indiqué par Dennard, cette miniaturisation améliore automatiquement les performances des transistors. A partir des nœuds 28-22nm, les effets canaux courts sont trop difficiles à contrôler et de nouvelles architectures de transistors sont introduites: FDSOI pour STMicroelectronics, Trigate pour Intel. Dans ce contexte, l'évaluation des performances des technologies CMOS est clé et les travaux de cette thèse proposent de les évaluer au niveau circuit. Des modèles spécifiques d'estimation des paramètres électrostatiques et des capacités parasites sont développés. Ceux-ci sont d'abord utilisés sur des technologies amonts (co-intégration III-V/Ge et intégration 3D) puis sont implémentés en VerilogA pour être utilisés avec les outils conventionnel de CAO. Ceci fournit un modèle compact prédictif et utilisable pour toutes les architectures CMOS, qui est utilisé pour évaluer les performances logiques et SRAM des architectures BULK, FDSOI et Trigate aux nœuds 20nm et 16nm.

Depuis la commercialisation du premier circuit intégré en 1971, l'industrie de la microélectronique s'est fixée comme leitmotiv de réduire les dimensions des transistors MOSFETs, en suivant la loi de Moore. Comme indiqué par Dennard, cette miniaturisation améliore automatiquement les performances des transistors. A partir des nœuds 28-22nm, les effets canaux courts sont trop difficiles à contrôler et de nouvelles architectures de transistors sont introduites: FDSOI pour STMicroelectronics, Trigate pour Intel. Dans ce contexte, l'évaluation des performances des technologies CMOS est clé et les travaux de cette thèse proposent de les évaluer au niveau circuit. Des modèles spécifiques d'estimation des paramètres électrostatiques et des capacités parasites sont développés. Ceux-ci sont d'abord utilisés sur des technologies amonts (co-intégration III-V/Ge et intégration 3D) puis sont implémentés en VerilogA pour être utilisés avec les outils conventionnel de CAO. Ceci fournit un modèle compact prédictif et utilisable pour toutes les architectures CMOS, qui est utilisé pour évaluer les performances logiques et SRAM des architectures BULK, FDSOI et Trigate aux nœuds 20nm et 16nm. / Since the commercialization of the first integrated circuit in 1971, the microelectronic industry has fixed as an objective to reduce MOSFET transistor dimensions, following Moore's law. As indicated by Dennard, this miniaturization automatically improves device performances. Starting from the 28-22nm technological nodes, short channel effects are to strong and industrial companies choose to introduce new device structure: FDSOI for STMicroelectronics and Trigate for Intel. In such a context, CMOS technology performance evaluation is key and this thesis proposes to evaluate them at circuit level. Specific models for electrostatic parameters and parasitic capacitances for each device structure are developed for each device structure. Those models have first been used to evaluate performances of advanced technologies, such as III-V/Ge co-integration and 3D monolithic integration and have then been implemented in VerilogA to ensure compatibility with conventional CAD tools such as ELDO. This provides a compact model, predictive and usable for each device structure, which has been used to evaluated logic and SRAM performances of BULK, FDSOI and Trigate devices for the 20nm and 16nm technology node.

Les travaux de thèse portent sur la conception et la réalisation d'un circuit intégré de commande rapprochée générique pour les transistors à grille isolée comme les MOSFETs et les IGBTs dans les structures de conversion d'énergie de l'électronique de puissance. L'objectif principal est de concevoir un système de commande simple à mettre en oeuvre, compact et configurable pouvant servir un panel varié d'applications dites multi-transistors. Le mémoire de thèse se structure en quatre chapitres : état de l'art de la commande rapprochée des transistors à grille isolée, présentation et validation d'une nouvelle topologie de commande rapprochée à base de transformateur d'impulsion, présentation et validation d'une version améliorée pour travailler à large spectre de fréquence et de rapport cyclique, conception et validation du driver intégré générique. Les champs d'application de ce concept du driver sont multiples, celui-ci favorise la simplicité de la conception et de la mise en oeuvre des système de commande pour l'électronique de puissance. / The thesis work focuses on the design and the implementation of a generic integrated gate driver circuit for power transistors such as MOSFETs and IGBTs in power conversion structure. The main objective is to design a control system which is simple to implement, compact and can be configurable to serve several multi-transistors applications. The thesis is structured into four chapters: state of the art of the gate driver for power transistor, presentation and validation of a new gate driver topology based on pulse transformer, presentation and validation of an upgraded version enable to work with wider range of frequency and duty cycle, design and validation of a generic integrated driver. The fields of application of this driver concept are multiples; it promotes the simplicity of the design and implementation of control system for power electronics.

Face à la difficulté de l’intégration matériel/logiciel, le prototypage à base de multi-FPGA devient obligatoire dans la vérification pré-silicium. Les plateformes de prototypage peuvent être classées en trois catégories: OTS, sur mesure et câblées. La plateforme câblée est semi OTS et semi sur mesure. Néanmoins, la création d’une plateforme sur mesure et câblée est un processus manuel et chronophage. La performance et le coût de la plateforme dépend de l'expérience de concepteurs en expertise de FPGA et connaissance du système sur puce. Par rapport à des plateformes OTS, la valeur ajoutée, en terme de performance, des plateformes câblées ou sur mesure peuvent être fortement dégradée par une carte inefficace. En plus, FPGA E/S devient une ressource rare, aggravant la bande passante inter-FPGA. Par conséquent, il devient de plus en plus difficile de prototyper un design à une performance satisfaisante. Les contributions sont: (1). Un flot de implémentation automatique pour une plateforme OTS. (2). Un flot de conception automatique pour créer une plateforme sur mesure, ainsi augmentant la productivité, permettant l’exploration de carte et optimisant le coût et la performance. (3). La plateforme câblée avec un algorithme permettant automatiquement de trouver une solution pour la distribution des câbles. (4). Grâce aux flots automatique, les trois plateformes sont comparées. La plateforme sur mesure toujours réalise plus de performance et moins de coût de déploiement, mais encore avec 3-5 mois en temps de disponibilité. Si la performance ou le coût de déploiement ne sont pas les contraintes strictes, la plateforme câblée est une alternative intéressante par rapport aux autres. / Multi-FPGA based prototyping is no longer optional for hardware/software integration. We can classify multi-FPGA prototyping platforms in three categories: off-the-shelf, custom and cabling. The cabling platform is semi off-the-shelf and semi custom. Nevertheless, crafting a custom and a cabling platform is today a manual process, which is time-consuming. The performance and the cost of the platform lie on the FPGA expertise and SoC DUT knowledge of the engineers. Compared to OTS platforms, the added value, in terms of performance, of cabling or custom platforms can be heavily impaired by an inefficient board design. Moreover, FPGA I/Os are becoming a scarce resource, worsening the inter-FPGA bandwidth generation after generation. Therefore, it becomes more and more difficult to prototype an SoC/ASIC design at proper performance. The contributions of the manuscript are: (1). An automatic implementation flow for an OTS platform is proposed. (2). An automatic design flow for creating a custom platform is proposed, thus increasing the productivity, enabling the board exploration, and optimizing cost and performance. (3). The cabling platform is proposed where one board is composed of one FPGA and several connectors, with an algorithm to automatically find a solution for the cable distribution. (4). Thanks to the developed automatic tools, the three different multi-FPGA platforms are compared. The custom platform always achieves better performance and lower deployment cost, but still with 3-5 months in time of availability. If the performance or the deployment cost are not rigorous constraints, the cabling platform offers an attractive alternative compared to others.