Depuis son apparition dans les années 70, les cartes à puce ont envahi le marché mondial, leur utilisation n'a cessé d'augmenter et de se diversifier. Sans forcément nous en rendre compte, chacun de nous en a plusieurs dans son portefeuille, son sac, son attaché-case… Toutes ces cartes ont pour point commun le fait de contenir des informations sur son titulaire qui servent à son identification dans les différentes actions qu'il souhaite effectuer. Ces informations sont présentes sur la piste magnétique et/ou la puce embarquée dans la carte. Avec les progrès technologiques actuels et plus précisément la miniaturisation des composants électroniques, nous sommes de plus en plus amenés à voir des composants complexes embarqués dans des cartes à puce pour satisfaire des besoins en ressources plus grands pour des applications de plus en plus sophistiquées. L'utilisation croissante du nombre des systèmes embarqués sur une carte à puce amène à prendre en compte différentes contraintes lors de la conception. Tout d'abord, il y a celles liées aux systèmes embarqués standards, telles que la surface, la consommation et la rapidité d'exécution. Ensuite viennent celles liées à la carte à puce en elle-même, des spécificités liées à l'épaisseur et aux contraintes mécaniques. On retrouve également des contraintes de consommation et de surface. L'apparition du sans-contact a révolutionné le domaine de la carte à puce. Plus besoin d'introduire la carte dans un lecteur pour lire les informations. Les données ne transitent plus par la puce mais via l'air grâce à une antenne intégrée. Il suffit de se trouver à proximité du lecteur sans forcément sortir la carte de poche ou du sac. Elles sont connues sous le nom de cartes RFID pour Radio Frequency Identification ou identifiction par radio fréquence. D'autres contraintes de conception sont alors apparues : choix de la fréquence à laquelle va se faire la communication et l'échange des données, la géométrie de l'antenne, le choix du tag… Tous les composants ont besoin d'une source d'alimentation. Les circuits RFID basiques dits passifs puisent leur énergie dans le champ magnétique produit à proximité du lecteur mais la complexité de certains circuits nécessite la présence d'une source d'alimentation intégrée dans la carte, dans ce cas les circuits sont désignés par actifs. En général, ce sont des batteries fines et flexibles qui sont utilisées. Là aussi, la technologie a fait d'immenses progrès et des batteries plus fines et avec de plus grandes capacités voient le jour. Ce sont ces batteries qui viennent alimenter les composants de la carte. Tous ces éléments constituent un véritable circuit électronique.Cette thèse industrielle a pour but dans un premier temps de concevoir un circuit électronique embarqué dans une carte au format bancaire en répondant à un cahier des charges bien défini tout en prenant en compte les différentes contraintes imposées par ce format. Ce circuit se devra d'être flexible, autonome et consommant le moins d'énergie possible. Dans un deuxième temps, une fois le produit réalisé et validé le but est de l'optimiser en proposant des solutions afin de faire gagner du temps en amont de la conception par exemple ou en proposant des modèles simples mais qui prennent en compte toutes les contraintes liées à ce type d'applications. / Since its emergence in the 70s , smart cards have invaded the world market , their use has been steadily increasing and diversifying . Without necessarily realizing it , each of us has more than one in his wallet, bag, his briefcase ...All these cards have in common the fact of containing information about the holder, which can be used for identification in the different activities they want to perform . These information is present on the magnetic stripe and / or on the chip embedded in the card. With current technology and more specifically the miniaturization of electronic components , we are seeing complex components embedded in smart cards to meet greater needs for resources for applications increasingly sophisticated .The increasing use of on-board on a smart card systems leads to take into account various constraints in the design . Firstly, there are those related to embedded systems standards , such as the area, consumption and speed of execution. Followed by those related to the smart card itself , specificities related to the thickness and mechanical stress . There are also the constraints of consumption and surface.The appearance of non-contact has revolutionized the field of smart card. No more Need to insert the card into a reader to get the information . The data are not routed by the chip but via air through an integrated antenna. You have to be near the reader without necessarily take the card out of a pocket. They are known as RFID cards for Radio Frequency Identification.Other design constraints then appeared : the choice of the frequency communication for data exchange, the geometry of the antenna , the choice of the tag ...All components require a power source . The basic circuits called passive RFID draw their energy from the magnetic field near the reader but the complexity of certain circuits requires the presence of an integrated power supply into the card, in this case the circuits are called active tags. In general , thin and flexible batteries are used. Again , technology has made tremendous progress and finer batteries with larger capacities emerged. All these elements constitute a real electronic circuit.This industrial thesis aims firstly to design an electronic circuit embedded in a bank card format meets the specifications defined taking into account the various constraints imposed by this format.This circuit must be flexible , autonomous and consuming the least possible energy.In a second step , once the product is produced and validated the goal is to optimize it proposing solutions to save time upstream design example or offering simple models, but taking into account all the constraints associated with this type of applications.

Depuis plusieurs années, la complexité des circuits intégrés ne cesse d'augmenter : du SOC (System On Chip) vers le SIP (System In Package), et plus récemment les circuits empilés en 3D : les 3D SIC (Stacked Integrated Circuits) à base de TSVs (Through Silicon Vias) interconnectant verticalement les tiers, ou puces, du système. Les 3D SIC présentent de nombreux avantages en termes de facteur de forme, de performance et de consommation mais demandent aussi de relever de nombreux défis en ce qui concerne leur test, étape nécessaire avant la mise en service de ces systèmes complexes. Dans cette thèse, nous nous attachons à définir les infrastructures de test qui permettront de détecter les éventuels défauts apparaissant lors de la fabrication des TSVs ou des différentes puces du système. Nous proposons une solution de BIST (Built In Self Test) pour le test avant empilement des TSVs. Cette solution est basée sur l'utilisation d'oscillateurs en anneaux dont la fréquence d'oscillation dépend des caractéristiques électriques des TSVs. La solution de test proposée permet non seulement la détection de TSVs fautifs mais aussi de renseigner sur le nombre d'éléments défectueux et leur identification. D'autre part, nous proposons une architecture de test 3D basée sur la nouvelle proposition de norme IEEE P1687. Cette infrastructure permet de donner accès aux composants du système 3D avant et après empilement. Elle permet d'autre part de profiter du recyclage des données de test développées et appliquées avant empilement pour chacun des tiers puis ré-appliqués durant ou après l'empilement. Ces travaux aboutissent finalement à l'ouverture d'une nouvelle problématique liée à l'ordonnancement des tests sous contraintes (puissance consommée, température).Mots-clés : test, circuits 3D, TSV, BIST, oscillateur en anneau, architecture de test 3D, IEEE P1687, test avant empilement, test après empilement. / For several years, the complexity of integrated circuits continues to increase, from SOC (System On Chip) to SIP (System In Package) , and more recently 3D SICs (Stacked Integrated Circuits) based on TSVs (Through Silicon Vias ) that vertically interconnect stacked circuits in a 3D system. 3D SICs have many advantages in terms of small form factor, high performances and low power consumption but have many challenges regarding their test which is a necessary step before the commissioning of these complex systems. In this thesis we focus on defining the test infrastructure that will detect any occurring defects during the manufacturing process of TSVs or the different sacked chips in the system. We propose a BIST (Built In Self Test) solution for TSVs testing before stacking, this solution is based on the use of ring oscillators which their oscillation frequencies depend on the electrical characteristics of the TSVs. The proposed test solution not only allows the detection of faulty TSVs but also gives information about the number of defective TSVs and their location. On the other hand, we propose a 3D DFT (Design For Test) architecture based on the new proposed test standard IEEE P1687. The proposed test architecture provides test access to the components of the 3D system before and after stacking. Also it allows the re-use of recycled test data developed and applied before stacking to each die in the mid-bond and post-bond test levels. This work lead to the opening of a new problem related to the test scheduling under constraints such as: power consumption, temperature.Keywords: test, 3D circuits, TSV, BIST, ring oscillators, 3D DFT architecture, IEEE P1687, pre-bond test, post-bond test.

La surface occupée par la mémoire et la circuiterie digitale dans une carte à puce est prépondérante, ce qui motive l'utilisation de technologies à forte densité, mais impliquant une tension d'alimentation Vdd en dessous du volt. Par ailleurs, les cartes à puces étant destinées à des applications nomades, leur consommation est limitée alors que les fonctionnalités demandées deviennent plus nombreuses, ce qui nécessite de diminuer la consommation de chaque fonction élémentaire. Ainsi, le concepteur est amené à dimensionner des cellules analogiques fonctionnant sous spécifications nanowatt (faible tension d'alimentation - au plus 1 Volt - et faible consommation - quelques dizaines à quelques centaines de nano-ampères - ). Cette étude traite de l'élaboration d'une méthodologie de conception de circuits analogiques nanowatt, et de son application au domaine de la carte à puce. La méthodologie développée a été appliquée à des architectures autopolarisées et à polarisation fixée. Les circuits dimensionnés sous spécifications nanowatt, ont été simulés avec Spectre et les paramètres BSIM3v3 de la technologie CMOS 0.15µm de la société ATMEL. Les transistors qui ont été utilisés sont des transistors haute tension (HV oxyde épais). Les résultats de simulation se sont révélés cohérents avec les performances prédites par la méthodologie. Les mesures expérimentales ont confirmé l'aptitude de la méthodologie au dimensionnement de circuits sous spécifications nanowatt.

Le besoin securitaire lie au developpement des cartes a puce intelligentes impose de fortes contraintes quant a la robustesse de fonctionnement de ces dispositifs afin de garantir des performances optimales dans un environnement sans cesse perturbe. Depuis Trois ans, des effets d'annonces, suivies de prudentes introductions commerciales, se sont multiplies pour promouvoir aupres des operateurs telecoms un nouveau concept de carte SIM : une carte, Mega, Very Large ou SuperSIM, offrant des capacites memoires etendues aptes a supporter de nouveaux services de gestion de contenus et, surtout, disposant d'un protocole de communication bien plus rapide que celui specifie par l'ISO7816-3 (9, 6kbits/s en standard). L'augmentation de ce taux de transfert est donc un enjeu important pour ce marche. Une des solutions envisagees serait d'utiliser la performance de la norme USB (Universal Serial Bus) qui est une interface rapide, bidirectionnelle, isochrone et de faible cout, dont les connections sont gerees dynamiquement. En depit de sa simplicite, cette solution a un cout. En effet, l'isochronisme n'est pas assure par le transfert d'une base de temps au travers de la connexion. Ainsi le lecteur et l'element connecte (host et device) doivent generer leurs propre reference. Cependant, celles-ci doivent avoir une precision compatible, aussi bien au niveau des taux de transfert que du nombre d'elements faisant partie de la chaine de communication. L'objectif de cette these est d'une part, la recherche de solutions innovantes et de faible cout permettant la recuperation d'horloge lors de la transmition de donnees entre la carte a puce et son lecteur en se servant du protocole USB, et d'autre part, de demontrer la faisabilite de la solution par l'implementation d'une structure robuste, a faible puissance, pour les applications Smart-Card.

Le contexte général de cette thèse se situe dans le domaine de la synthèse RTL (Register Transfer Level). Une spécification initiale en termes de transferts de registres décrite dans un langage de haut niveau (VHDL, Verilog) définit l'ordre des opérations. A partir de cette spécification, le système de synthèse RTL génère une description structurelle fonctionnellement équivalente interconnectant des portes de base et des macro blocs de la cible technologique. Le langage de description considéré ici est le langage VHDL standardisé par le groupe IEEE en 1987. Ce choix est justifié par une étude comparative entre différents langages. Les principales caractéristiques du langage VHDL ainsi que les améliorations apportées par la nouvelle norme de 1992 sont évoquées. Dans une seconde partie, les limitations du langage VHDL pour son utilisation en synthèse et le flot de conception à partir d'une spécification RTL sont présentés. Plusieurs modèles VHDL d'éléments simples et de macro blocs sont décrits pour la synthèse. Le flot général de conception utilisant ces macro blocs est analysé et détaillé pour deux cas pratiques: l'utilisation des générateurs XBLOX de Xilinx et ACTgen d'Actel dans le logiciel de synthèse ASYL+. La dernière partie s'attache plus précisément à la modélisation d'éléments de bibliothèques en vue de leur utilisation en synthèse. Un format de bibliothèque, permettant de décrire tout aussi bien des portes simples que des macro blocs, est défini. Le nouveau format de bibliothèque standard VITAL est analysé ainsi que ses perspectives d'utilisation en simulation et en synthèse. La norme LPM qui définit un ensemble d'éléments standards indépendants de la technologie est également présentée. Cette dernière partie a conduit à la définition d'un nouveau flot de synthèse unifié utilisant les macro blocs et à la mise en place de plusieurs optimisations basées sur la notion de dérivation

Les outils informatiques prennent une place de plus en plus importante dans la conception de circuits VLSI. Les langages de description de matériel constituent l'interface entre ces outils et les utilisateurs. Parmi ceux-ci, il existe un standard qui est VHDL, destiné à la description de systèmes numériques. Actuellement une extension analogique est en cours de normalisation. Les deux premiers chapitres de cette thèse sont consacrés l'un aux langages de description de matériel et à une présentation de VHDL, ainsi que des remarques et analyses à propos de son extension analogique. Le second thème de cette thèse est la mise en évidence de l'importance de la simulation en mode mixte numérique-analogique. Le troisième chapitre présente les principes généraux de la simulation mixte; différentes implémentations de simulateurs mixtes sont présentés. Enfin, le dernier chapitre est consacré à la réalisation d'un simulateur mixte dont la partie numérique est un simulateur VHDL. Cette réalisation repose sur une approche de description qui permet d'utiliser la souplesse de description structurelle de VHDL pour des systèmes analogiques et mixtes

Un des obstacles majeurs pour démarrer une activité dans le domaine des microsystèmes est le fait que des technologies particulières et donc coûteuses sont nécessairement requises. D'autre part, alors que les outils de CAO pour la microélectronique ont acquis un degré de maturité élevé, où toutes les séquences de fabrication sont simulées et le fonctionnement d'un composant ou systèmes peut être complètement prévu, l'art de la modélisation et de la conception des microsystèmes ne fait que débuter. Le développement de la Microélectronique vers la fin des années 70 a été rendu possible par l'utilisation d'outils CAO et par la mise à disposition de fonderies. Sans apports comparables, les Microsystèmes resteraient des curiosités de laboratoire, des prouesses techniques de chercheurs, mais ne deviendraient pas des produits industriels. Ainsi, l'objectif de cette thèse est d'assurer un accès à la technologie des microsystèmes en adaptant des lignes de production industrielles pour la microélectronique, de développer un environnement de conception et de simulation basé sur des outils existants étendus et de définir une architecture générique de microsystèmes

Description d'un outil de développement de systèmes experts (ODSE) conçu et réalisé en ADA. Le formalisme de description des connaissances (faits et règles), les mécanismes d'interférence mis en œuvre ainsi que l'implémentation du système sont donnes. Enfin, la thèse décrit l'utilisation de ODSE pour la réalisation d'un outil d'aide a la synthèse architecturale de c.i. VLSI (ASA). Les techniques utilisées par ASA (analyse de flots, ordonnancement, allocation de ressources) sont exposées ainsi que leur traduction dans le formalisme de ODSE. Enfin, les résultats d'utilisation de ASA pour la synthèse d'un filtre Leapfrog d'ordre 9 sont donnes

Le compilateur de parties opératives Apollon qui est présenté dans cette thèse, génère automatiquement le dessin des masques de parties opératives de circuits VLSI de type microprocesseur à partir d'une description comportementale de niveau transfert de registres constituée d'un ensemble non ordonné d'instructions opératives. Une instruction opérative est formée d'un ensemble d'actions opératives dont le format est prédéfini (transferts - opérations unaires ou binaires et entrées-sorties) devant se dérouler en parallèle en au plus deux cycles opératifs. Un cycle opératif comprend 4 phases qui correspondent aux 4 phases d'exécution d'un transfert entre 2 registres. Apollon est basé sur un modèle dérivé de la partie opérative du MC68000. Ce modèle fournit à la fois: un modèle architectural: la partie opérative est formée d'un ensemble de sous parties opératives alignées à deux bus qui traversent tous les éléments d'une sous partie opérative; un modèle temporel: une opération prend 2 cycles, un transfert un seul; un modèle électrique: les bus sont complémentés et à précharge; un modèle topologique: le plan de masse est basé sur la structure en tranches appelée communément bis slice. Le compilateur génère d'abord l'architecture de la partie opérative, puis les spécification des masques à partir de cette architecture. Pour générer l'architecture de la partie opérative en un temps raisonnable, le compilateur doit recourir à des heuristiques. Pour générer le dessin des masques, le compilateur utilise l'assembleur de silicium Lubrick qui permet d'assembler et de connecter automatiquement les cellules de base des éléments fonctionnels de la partie opérative. Les spécifications des masques sont générées à partir des spécifications des cellules prédéfinies d'une bibliothèque NMOS.

Etude des PLA CMOS. Les 4 aspects suivants sont développés : ― performance électrique: spécification d'évaluation électrique et temporelle de PLA par une technique hybride estimation-simulation basée sur la recherche du chemin critique d'E/S dans le PLA; ― distribution des types de pannes en fin de fabrication et leurs manifestations électriques et logiques. Une approche vers le test de PLA CMOS est également présentée; ― amélioration du rendement de fabrication par la conception de PLA reconfigurable (ajout de lignes supplémentaires; ― partitionnement de PLA en vue de réduire la surface, le temps de réponse, et de faciliter la reconfiguration et l'interconnexion avec les blocs voisins