Thèse de doctorat : Sciences de l'Ingénieur. Electronique, Microélectronique : Strasbourg : 2009. / Titre provenant de l'écran-titre. Bibliogr. 6 p.

Cette thèse s'articule autour du concept "système de vision à base de rétine électronique". Le travail de cette thèse porte plus particulièrement sur la conception et la réalisation d'un capteur d'image CMOS logarithmique avec une fonction de compensation on-chip du BSF (Bruit Spatial Fixe). Les expériences récentes montrent qu'un capteur d'image ayant une réponse logarithmique, similaire à celle de l'œil humain, est très adapté pour des applications de vision. Cette réponse logarithmique donne non seulement un signal image directement proportionnel au contraste optique mais aussi une plage dynamique de fonctionnement très étendu liée à la compression opérée par la fonction logarithmique.<br />L'un des principaux problèmes dans un capteur d'image logarithmique, est le BSF. Ce bruit réduit la qualité de l'image et limite l'utilisation de ce type de capteur dans des applications de vision. Dans cette thèse, nous avons exploré une structure radicalement différente de celle utilisée par beaucoup d'autres chercheurs : utilisation d'une photodiode en mode photovoltaïque plutôt qu'en mode photoconducteur. Cette photodiode combinée avec un transistor d'initialisation permet de générer un signal de référence noir dans n'importe qu'elle condition lumineuse. Cette nouvelle approche ouvre la voie à une compensation on-chip du BSF simple et efficace. Ce photorécepteur a été intensément étudié dans cette thèse. Un circuit prototype a été conçu et fabriqué dans une technologie CMOS standard 0,8um via le service CMP français. Il a été entièrement testé et caractérisé. Le résultat expérimental a non seulement validé les prédictions théoriques mais aussi a démontré une bonne qualité de l'image et aussi une bonne sensibilité en condition de faible illumination. Certains problèmes de conception et phénomènes électriques ont été également étudiés dans cette thèse. Des solutions proposées à ces problèmes peuvent être intéressantes pour les concepteurs et les chercheurs dans ce domaine. A la fin, quelques questions en suspens sur le capteur d'image logarithmique ont été soulignées et des directions de recherche correspondantes ont été précisées.

Techn. Hochsch., Diss., 2003--Aachen.

Etude des PLA CMOS. Les 4 aspects suivants sont développés : ― performance électrique: spécification d'évaluation électrique et temporelle de PLA par une technique hybride estimation-simulation basée sur la recherche du chemin critique d'E/S dans le PLA; ― distribution des types de pannes en fin de fabrication et leurs manifestations électriques et logiques. Une approche vers le test de PLA CMOS est également présentée; ― amélioration du rendement de fabrication par la conception de PLA reconfigurable (ajout de lignes supplémentaires; ― partitionnement de PLA en vue de réduire la surface, le temps de réponse, et de faciliter la reconfiguration et l'interconnexion avec les blocs voisins

La nécessité d'une conception sûre et descendante des circuits intégrés VLSI est reconnue. Etude des propriétés statiques et dynamiques des dessins de masques des principaux blocs du circuit intégré en technologie CMOS. La méthode proposée est une conception par affinements successifs des spécifications. On distingue: le choix des algorithmes, le choix du chemin de données associé aux blocs fonctionnels. Les validation partielles de conception sont faites par analyse et simulation

Après une revue critique des méthodes de placement existantes, l'étude développe plus précisément les méthodes ascendantes sur trois points: préstructuration logique du réseau à implanter, contraintes topologiques, et prévision de la connectique afin de gérer les ressources critiques. Illustration par un travail pratique, conception d'une méthode et d'un logiciel d'implantation automatisée sur réseau prédiffusé CMOS à une couche d'aluminium. L'utilisation des méthodes de classification pour hiérarchiser les problèmes complexes est introduite pour la formation des agrégats d'éléments à placer

Cette thèse présente des contributions dans les domaines de l'architecture des ordinateurs réalisés sous la forme d'un Circuit Intégré. Un assembleur de silicium, appelé LUBRICK, permet de décrire, dans un langage de programmation, la constitution d'un assemblage hiérarchisé de cellules pour réaliser la description complète des masques d'un Circuit Intégré. La compilation du silicium, discipline qui consiste à déduire les masques d'un circuit en partant d'une description fonctionnelle, est ici abordée sous un angle pratique, avec la présentation d'un compilateur prototype d'une forme de partie contrôle et des présentations de modèles topologiques de parties opératives et de parties contrôle qui servent de cible au compilateur

Cette thèse concerne l'analyse de défaillances de circuits VLSI et plus particulièrement la détection de défauts sur des circuits (microprocesseurs) à structure non connue. Une méthodologie basée sur balayage fonctionnant en contraste de potentiel est proposée. Les différents outils nécessaires à la mise en œuvre de cette méthodologie sont ensuite développés. les principaux résultats obtenus sont exposés, résultats permettant de démontrer la faisabilité de cette méthodologie. Une deuxième partie décrit un dispositif original de formation et de mémorisation d'images à semi-conducteur réalisable en technologie MOS. Les principales caractéristiques de ce capteur sont présentées ainsi que les résultats de mesures effectuées sur un circuit prototype. Enfin des améliorations de ce dispositif sont proposés

Cette thèse propose une extension des méthodes classiques de chemins de «scan». On utilise des opérateurs combinatoires plus généraux à la place des multiplexeurs à une seule sortie. Ils peuvent comporter des entrées et des sorties multiples. Ils peuvent boucler sur eux-mêmes par l'intermédiaire d'une ou plusieurs bascules. Lorsqu'ils vérifient certaines propriétés de bijectivité et qu'ils forment une structure propageant de l'information, alors cette structure est aussi utile que les chaînes du «scan» complet et s'utilise de manière semblable. Elle permet aussi une approche hiérarchique du test des circuits. On montre comment tirer profit de cette méthode plus générale pour réduire l'impact de la méthode de «scan» complet sur les performances de circuits complexes implantant des fonctions mathématiques courantes ou des séquenceurs. Des résultats sont donnés pour le cas réel d'un circuit CMOS, très rapide, spécifique pour le réseau numérique large bande et pour lequel les contraintes en vitesse étaient primordiales

Dans la méthode de conception sûre et descendante CAPRI applicable aux circuits intégrés VLSI, on analyse les spécifications initiales à la définition de l'architecture du circuit. La méthode proposée est une méthode par affinements successifs de spécifications dans laquelle on distingue: 1) le choix des algorithmes; 2) le choix du chemin de données associé aux blocs fonctionnels; 3) le choix de la structure de la partie contrôle. Application de la démarche descendante au microordinateur 80 C48 d'INTEL en technologie CMOS